كيف تصمم نقاط الاختبار لـ ICT على لوحات PCB الكثيفة

ينبغي التعامل مع تخطيط ICT على اللوحات الكثيفة بوصفه مراجعة لوصول الاختبار واختيار مسار التحقق، لا بوصفه مكتبة لقواعد عالمية تخص الوسادات او الخطوة او التجهيزات.
الحد الفاصل الاكثر فائدة هو فصل نية الفحص الكهربائي وجاهزية الوصول بالمجسات ومسارات الاختبار البديلة والملكية عند مرحلة الاطلاق.
قد تكون اللوحة مهمة كهربائيا ومع ذلك غير مناسبة لـ ICT اذا كان نموذج الوصول غير مستقر، او كان layout ما يزال يتغير، او كانت مرحلة البرنامج تخدم بشكل افضل عبر flying probe او boundary-scan.
يجب ان يشرح تخطيط نقاط الاختبار لـ ICT ما الذي يتيحه لـ ICT وما الذي لا يزال ICT لا يستبدله في AOI او الاشعة السينية او الاختبار الوظيفي او مراجعة الاطلاق.

اجابة سريعة تصميم نقاط الاختبار لـ ICT على لوحة PCB كثيفة يدور اساسا حول جعل اللوحة قابلة للمراجعة عبر مسار فحص كهربائي قائم على تجهيز fixture، من دون مطالبة هذا المسار باثبات كل شيء. والسؤال الصحيح هو ما اذا كان التصميم ما يزال يدعم وصولا مستقرا لـ ICT، وان لم يكن كذلك، فهل ينبغي ان تبقى اللوحة في وضع flying probe او boundary-scan حتى تنضج حزمة الاطلاق اكثر. ولهذا فان تخطيط نقاط الاختبار على اللوحات الكثيفة موضوع DFT وحوكمة اطلاق، وليس مجرد حيلة ميكانيكية في layout.

للحصول على رؤية اوسع لمكدس الجودة الذي يربط بين AOI والاشعة السينية وICT وflying probe والاختبار الوظيفي ومراحل الاطلاق، ابدأ من دليل اختبار وجودة تجميع PCBA. واذا كانت اللوحة لا تزال بين فحص قائم على fixture وفحص من دون fixture، فان اسرع قراءة مقارنة للتخطيط هي ICT vs Flying Probe in PCBA.

جدول المحتويات

ما الذي ينبغي ان يراجعه المهندسون اولا؟
ماذا يعني هنا فعليا تصميم نقاط الاختبار لـ ICT؟
اين تفقد اللوحات الكثيفة عادة جاهزيتها لـ ICT؟
كيف تختلف ICT وflying probe وboundary-scan على اللوحات الكثيفة؟
ما الذي يجب تجميده قبل ان يصبح وصول ICT مسارا للاطلاق؟
الخطوات التالية مع APTPCB
الاسئلة الشائعة
المراجع العامة
معلومات المؤلف والمراجعة

ما الذي ينبغي ان يراجعه المهندسون اولا؟

ابدأ بـ نية الاختبار ونموذج الوصول واستقرار التصميم وملكية التحقق في المراحل اللاحقة.

هذا الترتيب مهم، لان how to design test points for ICT on dense PCBs كثيرا ما يقدم على شكل جدول لقواعد هندسية. لكن السؤال الهندسي الاقوى مختلف:

هل اللوحة جاهزة فعلا لمسار فحص كهربائي قائم على fixture، ام ان التصميم ما يزال افضل عندما يدار عبر مسار تحقق اكثر مرونة؟

ويفترض ان تكون اسئلة المراجعة الاولى كما يلي:

هل الهدف الرئيسي هو فحص كهربائي للوحة المجمعة قائم على fixture؟
هل ما يزال layout الحالي يدعم وصولا مقصودا الى العقد، ام ان الكثافة دفعت اللوحة الى وضع ICT اقل استقرارا؟
هل حزمة الاطلاق مستقرة بما يكفي بحيث لا تنحرف نية نقاط الاختبار قبل وصول اللوحة الى builds قابلة للتكرار؟
اي طبقة لاحقة ما تزال تملك مسؤولية مراجعة التجميع الظاهر، او مراجعة الوصلات المخفية، او السلوك تحت التغذية، او اطلاق الشحن؟

حد المراجعة	ما الذي يجيب عنه	ما الذي لا يثبته
نية الاختبار	هل يطلب من ICT حل المشكلة الصحيحة	ان ICT يجب ان يستخدم دائما على لوحة كثيفة
نموذج الوصول	هل ما يزال الوصول القائم على fixture منطقيا	ان كل المخاطر الحرجة مغطاة بالفعل
استقرار التصميم	هل يمكن تجميد تخطيط نقاط الاختبار من دون churn	تأهيل المنتج النهائي
البوابات اللاحقة	اي طبقة لاحقة ما تزال تملك ادلة اضافية	ان ICT وحده يغلق الاطلاق

ماذا يعني هنا فعليا تصميم نقاط الاختبار لـ ICT؟

هنا، design test points for ICT يعني مراجعة DFT التي تهيئ لوحة مجمعة كثيفة لفحص كهربائي قائم على fixture.

عمليا، تبدأ هذه المراجعة قبل اطلاق اي fixture. والقرار الامامي هو ما اذا كانت اللوحة تكشف العقد المطلوبة، وما اذا كان التجميع يستطيع دعم ملامسة المجسات بشكل امن، وما اذا كان ICT ما يزال هو مسار الاختبار الكهربائي الصحيح لمرحلة البرنامج الحالية بدلا من مسار بلا fixture.

ويشمل ذلك:

تقرير ما اذا كانت اللوحة يجب ان تدعم اصلا نموذج وصول من نوع bed-of-nails
تحديد اي nets او مسارات كهربائية تستحق وصولا مقصودا لغرض الفحص
الحفاظ على الوصول لمراجعات قائمة على fixture حيث يتوقع البرنامج لاحقا استخدام ICT
التعرف على الحالات التي تجعل فيها كثافة التوجيه، او البنى المخفية، او قيود الحزم وصول ICT الكامل غير واقعي
ابقاء تخطيط ICT منفصلا عن التحقق الوظيفي اللاحق واعتماد الاطلاق

وهو لا يعني:

مجموعة عالمية واحدة من ارقام الوسادات او المسافات لكل PCB كثيف
اثباتا على ان ICT القائم على fixture هو دائما الجواب الصحيح
اثباتا على ان كل السلوك الكهربائي او سلوك النظام قد تم التحقق منه بالفعل
اذنا بتقديم وعود تخص التكلفة او التغطية او الانتاجية او المهلة

هذا الحد مهم لان المقالات القديمة عن ICT غالبا ما تدمج عدة قرارات في قرار واحد. والقاعدة الاكثر امانا هي:

تصميم نقاط الاختبار ليس مجرد "اضافة وسادات". بل هو قرار حول ما اذا كانت اللوحة تستطيع الدخول في مسار ICT مضبوط من دون خلق ثقة زائفة بشأن ما يثبته هذا المسار.

اين تفقد اللوحات الكثيفة عادة جاهزيتها لـ ICT؟

تفقد اللوحات الكثيفة جاهزيتها لـ ICT عادة عندما تتوقف نية التصميم الكهربائي والوصول الفيزيائي وتوقيت الاطلاق عن البقاء متوافقة.

1. ينهار الوصول حول مناطق المكونات الكثيفة

قد يترك layout كثيف وصولا مستقرا قليلا جدا بالنسبة الى وضع ICT المقصود، حتى عندما يظل التصميم قابلا للتصنيع من الجوانب الاخرى.

والمشكلة الهندسية ليست الازدحام الفيزيائي فقط. بل هي ما اذا كان مسار الفحص الكهربائي المختار ما يزال يملك استراتيجية وصول موثوقة عند النظر الى الحالة الحقيقية للتجميع.

يبدو نمط ايقاف الاطلاق النموذجي كالتالي: تحمل اللوحة BGA ذات خطوة دقيقة على جانب واحد، وQFN في الجانب السفلي على الجانب الاخر، وقد استهلك قيد ميكانيكي او قيد تدريع متاخر بالفعل المناطق القليلة المفتوحة للمجسات التي كانت موجودة في layout المبكر. وما يزال المخطط وملاحظات الاختبار يفترضان فحصا قائما على fixture على rails رئيسية وreset وnets الواجهات، لكن placement الذي تم اطلاقه لم يعد يترك مسارا نظيفا من نوع bed-of-nails الى تلك العقد.

ويظهر نمط فشل فيزيائي اشد عندما تفرض نقاط ICT المتبقية الوحيدة مباشرة بجوار MLCC من نوع 0201 او 01005، او على طول حافة منطقة escape كثيفة لـ BGA. في PCBA عالية الكثافة قد يحافظ ذلك على امكانية الوصول الكهربائي على الورق، لكن fixture من نوع bed-of-nails ما يزال يصل بمئات او الاف المجسات النابضية. وعندما تغلق fixture، يمكن لهذا الحمل المركز من المجسات ان يثني PCB في المكان نفسه الذي تملك فيه اصغر المكونات الخزفية واكثر مناطق وصلات اللحام حساسية للاجهاد هامشا ميكانيكيا قليلا جدا.

ولهذا فان تخطيط ICT على اللوحات الكثيفة ليس مجرد مشكلة استمرارية ووصول. فتعليمات Murata العامة للتركيب تحذر صراحة من ان قوة دفع مجسات الاختبار قد تثني PCB وتتسبب في شرائح متشققة او وصلات لحام مفتوحة، كما ان ملاحظاتها الخاصة بالـ MLCC الصغيرة تشير الى ان التصغير الى 0402 و0201 يزيد خطر شقوق الانحناء اذا لم يعاد تصميم الهندسة المحيطة بما يتناسب مع الحزمة الاصغر. وتدفع ارشادات TDK العامة الخاصة بـ flex crack التحذير ابعد من ذلك: فانحناء اللوحة اثناء التصنيع او التجميع قد يخلق شقوقا داخل عنصر MLCC تظهر لاحقا كعيوب مفتوحة او دوائر قصر. وعمليا، اذا كانت نقاط المجسات هذه قريبة جدا من MLCC الهشة وكان fixture يفتقر الى دعم قريب او تخفيف للاجهاد، فقد تنجح اللوحة في ICT كهربائيا في اليوم الاول ثم تفشل لاحقا لدى العميل بسبب مكثف ذي شق مجهري او منطقة لحام BGA مجهدة تحت التمدد الحراري او الاهتزاز الخفيف. هذه مشكلة DFM/DFT تخص الخلوص الميكانيكي وتوزيع قوة المجسات، لا مجرد الاتصال الكهربائي.

وقبل ان يظهر هذا الخطر الميداني الكامن، تكون النتيجة المباشرة الاكثر شيوعا على البرنامج هي ايقاف المراجعة قبل اطلاق build. يطلب DFT نقاط وصول مخصصة، ويرد layout بان التوجيه وkeepouts قد جمدت بالفعل، ولا تستطيع التصنيع الالتزام بمفهوم fixture مستقر من دون المخاطرة بـ false opens او وصول جزئي. عند هذه النقطة، تضطر اللوحة غالبا الى اعادة تصنيفها ضمن وضع اختبار مختلط بدلا من مسار ICT النظيف الذي كانت الحزمة توحي به في البداية.

عمليا:

قد تقيد المناطق الكثيفة الوصول القائم على fixture
ينبغي مراجعة تعارضات الوصول قبل التعامل مع ICT بوصفه gate انتاج رسميا
قد تبقى اللوحة الكثيفة صالحة، لكن مسار الفحص الكهربائي الخاص بها قد يحتاج الى التحول

2. الحزم ذات الوصلات المخفية تغير ما يستطيع ICT حله

عندما تعتمد اللوحة على انواع حزم تقدم مخاطر في الوصلات المخفية، فلا ينبغي وصف ICT بانه طبقة التحقق الوحيدة ذات المعنى.

ينتمي ICT الى الفحص الكهربائي. اما ملكية الوصلات المخفية فتبقى مع مكدس الفحص القادر على رؤية ما لا يستطيع probing الكهربائي وحده تأكيده. وغالبا ما تجمع اللوحات الكثيفة بين ضغط الوصول وضغط الوصلات المخفية، ولهذا تحديدا تهم حدود الاساليب.

3. تغييرات layout تبقي خطة الوصول غير مستقرة

غالبا ما تتغير التصاميم الكثيفة في وقت متاخر لان قرارات الحزم، واولويات التوجيه، وقرارات الموصلات، او قيود التجميع ما تزال تتحرك.

اذا كانت مراجعة اللوحة ما تزال تتغير، فليست الاستجابة الصحيحة هي فرض ادعاءات قوية عن ICT مبكرا. بل الاستجابة الافضل هي الحفاظ على مسار الاختبار الكهربائي صادقا:

الحفاظ على خطة وصول عاملة
تجنب المبالغة في قصة الاطلاق
استخدام المسارات من دون fixture او الاساليب البديلة حيث تكون اكثر ملاءمة حتى يستقر layout

ويظهر نمط تاخير شائع اخر عندما يذكر boundary-scan بشكل فضفاض على انه الخطة الاحتياطية. فقد تكشف لوحة رقمية كثيفة JTAG على المعالج الرئيسي، لكن ليس على الاجهزة الداعمة، ولا على سلسلة مراقبة القدرة، ولا على كل net كان مفهوم ICT الاصلي يتوقع فحصه. واذا اكتفت الحزمة بعبارة JTAG available، فلن يستطيع فريق المراجعة مع ذلك تحديد ما اذا كان boundary-scan مجرد اداة تصحيح ضيقة، او مساهمة حقيقية في اختبار الترابط، او مجرد ملصق يخفي فجوة الوصول المتبقية.

وتنشئ هذه الضبابية عبئا اضافيا على المراجعة لان مكدس الاختبار الكهربائي يجب تقسيمه من جديد. ويجب على الفريق ان يقرر اي الاعطال تبقى مع flying probe، واي nets تنتمي فعلا الى ICT لاحقا، واي مخاطر الوصلات المخفية تبقى مع الاشعة السينية، واي الفحوص تحت التغذية تنتقل الى الاختبار الوظيفي. وقد تبقى اللوحة قابلة للبناء، لكن حزمة الاطلاق لا تعود تدعم قصة فحص واحدة مستقرة.

4. تخلط الفرق بين وصول الاستمرارية واثبات المنتج الكامل

قد يكون المسار قابلا للوصول كهربائيا ومع ذلك لا يجيب عن اسئلة اطلاق اوسع.

حتى على لوحة كثيفة ذات وصول ICT مقصود، قد تظل اللوحة تحتاج الى:

AOI لمراجعة التجميع الظاهر
الاشعة السينية لمراجعة الوصلات المخفية
اختبار وظيفي للسلوك تحت التغذية
تأكيد في مرحلة الاطلاق لادلة اول build والشحن

منطقة الخطر	لماذا تهم	ما الذي لا تثبته مع ذلك
تعارض الوصول على لوحة كثيفة	قد يجعل الفحص القائم على fixture غير مستقر او جزئيا	ان اللوحة غير قابلة للاختبار في كل المسارات الاخرى
الحزم ذات الوصلات المخفية	تدفع جزءا من التحقق الى اساليب الفحص	ان probing الكهربائي وحده كاف
churn المراجعات	يجعل تجميد تخطيط وصول ICT صعبا	ان اللوحة يجب الا تستخدم ICT ابدا لاحقا
الفحص المبالغ في ادعائه	يخلق ثقة زائفة في جاهزية الاطلاق	التأهيل او موافقة الشحن

كيف تختلف ICT وflying probe وboundary-scan على اللوحات الكثيفة؟

اوضح مقارنة هي بالمقارنة عبر وضع الوصول وحدود الحوكمة.

الاسلوب	ما الذي يجيب عنه اساسا	الوضع الانسب	ما الذي لا يستبدله
ICT	فحص كهربائي قائم على fixture على اللوحة المجمعة	البرامج القادرة على دعم وصول مستقر الى العقد ومسار fixture ملتزم	AOI او الاشعة السينية او الاختبار الوظيفي
Flying probe	فحص كهربائي من دون fixture على اللوحة المجمعة	builds المتغيرة، او الاعمال ذات الاحجام الاقل، او اللوحات الكثيفة غير الجاهزة بعد للالتزام بـ fixture	AOI او الاشعة السينية او الاختبار الوظيفي
Boundary-scan / JTAG	مراجعة سلسلة الاجهزة والوصول الرقمي القابل للتحكم حيث يوجد دعم للاجهزة وتخطيط للسلسلة	اللوحات التي تملك دعما مناسبا للاجهزة حيث لا يكون probing الفيزيائي وحده هو الاستراتيجية كلها	الفحص البصري، او مراجعة الوصلات المخفية، او اثبات ملاءمة الاستخدام النهائي

وهذا هو الوضع الاساسي:

ICT هو المسار القائم على fixture
flying probe هو المسار من دون fixture
boundary-scan هو مسار الوصول الرقمي المعتمد على دعم الجهاز

لا ينبغي اجبار اللوحات الكثيفة على ICT فقط لان ICT يبدو اكثر اكتمالا. ففي بعض الاحيان تكون الاجابة الاكثر صدقا هي:

ابقاء اللوحة على flying probe ما دامت خطة الوصول ما تزال تتغير
استخدام boundary-scan حيث تدعمه سلسلة الاجهزة
حجز ICT للحظة التي يصبح فيها الوصول القائم على fixture مستقرا بما يكفي لحوكمة فحص الانتاج

اذا كان boundary-scan جزءا من المسار، فينبغي للمراجعة ان تسمي وضع السلسلة الفعلي بدلا من الاكتفاء بقول JTAG available. وعمليا يعني ذلك تأكيد ترتيب الاجهزة من TDI الى TDO، ومعالجة TCK وTMS المشتركة، وما اذا كانت افتراضات الوصول الى reset موجودة او محذوفة عن قصد.

صفحات مرافقة مفيدة:

ما الذي يجب تجميده قبل ان يصبح وصول ICT مسارا للاطلاق؟

قبل التعامل مع لوحة كثيفة على انها جاهزة لتخطيط اطلاق موجه نحو ICT، جمد ما يلي:

مراجعة اللوحة وهدف الفحص الكهربائي المقصود
وضع الوصول، بما في ذلك ما اذا كانت اللوحة تدعم فعلا مسارا قائما على fixture
الحد الفاصل بين ICT وflying probe واي مساهمة من boundary-scan، بما في ذلك وضع مراجعة السلسلة المقصود حيث توجد اجهزة تدعم JTAG
الملكية اللاحقة لفحص الوصلات المخفية، والسلوك تحت التغذية، وادلة الاطلاق
الاتساق بين حالة layout، ونية التجميع، وتخطيط الاختبار

اذا كانت هذه العناصر ما تزال تتحرك، فيمكن مراجعة اللوحة وفحصها، لكن قصة ICT يجب ان تبقى وضعا عمليا لا ادعاء انتاجيا نهائيا.

الخطوات التالية مع APTPCB

اذا كانت PCBA عالية الكثافة لديكم تعاني بالفعل من تغطية اختبار ICT، او كان flying probe يبدو بطيئا جدا بالنسبة الى الحجم المخطط، او كان الفريق قلقا من ان اجهاد fixture قد يضر MLCC الصغيرة او مناطق الوصلات المخفية، فلا تنتظروا حتى يكون tooling الخاص بـ fixture قد تم طلبه فعلا.

ارسلوا Gerber او ODB++، وnetlist، وBOM، وstackup، وتوقعات الاختبار الى [email protected] او ابدؤوا عبر صفحة طلب عرض السعر. ويمكن لـ APTPCB مراجعة تعارضات المجسات، ومفاضلات مسارات الوصول، ومخاوف الدعم من الجهة الخلفية، واستراتيجية الاختبار المختلط الاكثر امانا قبل الالتزام بـ tooling لـ ICT fixture، مع ملاحظات DFM خلال 24 ساعة.

واذا كنتم بحاجة اولا الى رؤية تخطيطية اوسع، فراجعوا:

الاسئلة الشائعة

هل تحتاج لوحة PCB كثيفة دائما الى نقاط اختبار ICT؟

لا. فقد تكون لوحة PCB كثيفة مخدومة بشكل افضل عبر flying probe او boundary-scan او مزيج مرحلي من الاساليب اذا لم يكن الوصول القائم على fixture مستقرا بما يكفي بعد.

هل تقدم هذه المقالة قواعد دنيا للوسادات او المسافات؟

لا. فهذه المقالة تتناول عمدا وضع الوصول وتخطيط حدود ICT، لا ارقاما هندسية عالمية غير مدعومة. واذا كانت اللوحة بالفعل كثيفة جدا على مسار fixture نظيف، فان القرار التالي يكون عادة اعادة تقسيم خطة الاختبار بين flying probe، ومساهمة محدودة من boundary-scan حيث يوجد دعم للاجهزة، والتحقق الوظيفي اللاحق، بدلا من فرض قاعدة عالمية زائفة للوسادات.

هل يمكن لـ ICT ان يستبدل flying probe على كل لوحة كثيفة؟

لا. تحل ICT وflying probe مشكلات وصول مختلفة. تفترض ICT وجود مسار قائم على fixture، بينما يبقى flying probe مفيدا عندما تكون اللوحة ما تزال تتغير او غير جاهزة للالتزام بـ fixture.

هل يمكن لـ boundary-scan ان يستبدل كل التخطيط الفيزيائي لنقاط الاختبار؟

لا. يعتمد boundary-scan على الاجهزة المدعومة وعلى تخطيط السلسلة، ولا يستبدل الحاجة الى فحص اوسع، او مراجعة التجميع، او التحقق تحت التغذية.

هل يثبت تخطيط وصول ICT الجاهزية النهائية للاطلاق؟

لا. فهو يساهم في ادلة الفحص الكهربائي، لكن الاطلاق يظل معتمدا على مكدس اوسع من الفحص والتحقق وحوكمة الاطلاق.

المراجع العامة

دليل اختبار وجودة تجميع PCBA يدعم الاطار متعدد الطبقات الذي يفصل بين الفحص الكهربائي والفحص البصري ومراحل الاطلاق.
APTPCB In-Circuit Test (ICT) يدعم ICT بوصفه مسارا للتحقق الكهربائي القائم على fixture على اللوحات المجمعة.
APTPCB Flying Probe Testing يدعم flying probe بوصفه مسارا للتحقق الكهربائي من دون fixture.
APTPCB Testing & Quality يدعم تدفق الحوكمة الاوسع الذي يبقى فيه ICT طبقة واحدة لا قصة الاطلاق كاملة.
ICT vs Flying Probe in PCBA يدعم صياغة الحد الفاصل بين الفحص الكهربائي القائم على fixture والفحص الكهربائي من دونه.
Murata: What should I pay attention to when mounting chip capacitors for inspection? يدعم التحذير من ان قوة دفع مجسات الاختبار قد تثني PCB وتتسبب في شرائح متشققة او وصلات لحام مفتوحة اذا لم يخطط الدعم بالقرب الكافي من نقطة المجس.
Murata: Points of Downsizing the Chip Size of Capacitors يدعم التنبيه الى ان التصغير الى 0402 و0201 يزيد خطر شقوق الانحناء اذا لم يعاد النظر في نهج الوسادات والتوصيل المحيط.
TDK: Why do flex cracks occur in ceramic capacitors? يدعم التحذير الخاص بآلية الفشل من ان انحناء اللوحة اثناء التصنيع او التجميع قد يسبب تشقق عناصر MLCC ثم يظهر لاحقا كعيوب مفتوحة او دوائر قصر.

معلومات المؤلف والمراجعة

المؤلف: فريق محتوى APTPCB لتخطيط الاختبارات الكهربائية
المراجعة التقنية: فريق مراجعة جودة تجميع PCBA وICT وDFT
اخر تحديث: 2026-05-14