Як перевірити пакет цілісності сигналів (SI) для PCIe Gen6 перед серійним релізом

Стандарт PCIe Gen6 повинен розглядатися як завдання інженерного випуску надшвидкісних міжз'єднань, а не як абстрактна декларація технологічних можливостей заводу.
Вимоги до плати для Gen6 різко зростають через перехід на швидкість 64.0 ГТ/с та багаторівневе кодування PAM4, тому локальні неоднорідності хвильового опору вичерпують часові та амплітудні запаси (margin) значно швидше, ніж це було у попередніх поколіннях шини.
Найважливіший ранній етап аудиту полягає в чіткому розмежуванні: які ділянки тракту належать безпосередньо друкованій платі, як стек шарів і марка матеріалу компенсують згасання сигналу, як контролюються переходи на роз'єми та перехідні отвори і які протоколи валідації мають бути закриті до старту виробництва.
Більшість затримок релізу плат Gen6 спричинені тим, що в проектній документації декларуються високошвидкісні стандарти, проте геометрія введення сигналу в роз'єм (launch), стратегія переходів між шарами, топологія фанування (breakout) або параметри зворотного висвердлювання (backdrilling) залишаються невизначеними.
Проект може виглядати амбітним на рівні схемотехніки, проте виявитися абсолютно не готовим до масової серії, якщо в документації не вказано, які ділянки тракту контролюються виробником плати, а які належать до зони відповідальності роз'ємів, кабелів чи приймача.
Найнадійніший виробничий маршрут вимагає послідовного поділу: підтвердження виготовлення за DFM, TDR-звіти кореляції імпедансу, контроль установчої партії та фінальна системна валідація цілісності сигналів замість єдиного розмитого твердження «плату протестовано».

Коротка відповідь
Друкована плата для PCIe Gen6 повинна проходити аудит як високошвидкісний тракт передачі даних, розрахований на екстремальні навантаження швидкості 64.0 ГТ/с та модуляції PAM4. Перші інженерні питання: яка саме частина каналу Gen6 фізично розташована на даній платі, чи відповідає обраний стек і марка ламінату сумарним втратам каналу, як мінімізовані паразитичні шлейфи перехідних отворів (stubs) і які докази валідації вимагаються до запуску в серію.

Докладніше про виробництво надшвидкісних та НВЧ-плат, вибір матеріалів, екранування та багаторівневу валідацію читайте у нашому Посібнику з виготовлення високошвидкісних та RF друкованих плат.

Якщо головний інженерний фокус зміщується від втрат у цифровому тракті до чутливості приймальних ліній та підготовки до сертифікації на ЕМС, зверніться до статті Як провести аудит плати радіочастотного тракту (RF Front-End) перед випробуваннями pre-compliance.

Нормативні орієнтири та метрологічні допуски

Джерело / метод	Базові параметри	Сценарій застосування	Межі інтерпретації
Специфікація PCI-SIG PCIe 6.0	`64.0 ГТ/с`, кодування `PAM4`, упереджувальна корекція помилок `FEC`, режим `Flit Mode`	Системний контекст архітектури Gen6	Нормативні вимоги стандарту, а не доказ проходження тестів
Виробничі норми APTPCB для High-Speed	`Dk ≤ 3.5`, `Df ≤ 0.0015`, точність імпедансу `±5%`, провідник/зазор `3/3 mil`, лазерні мікропереходи `0.067 мм`	Технологічні норми виготовлення високошвидкісних плат	Можливості фабрики, а не універсальне правило для кожного шару
Регламент зворотного висвердлювання APTPCB	Контрольована глибина свердління (backdrill), цільова довжина залишкового шлейфа `≤ 0.25 мм`	Усунення резонансних паразитних відростків перехідних отворів	Необхідність залежить від сигнального шару
Специфікація Isola Tachyon 100G	`Dk 3.02`, `Df 0.0015–0.0016` у стандартній сітці частот	Наднизьковтратні діелектрики для серійних цифрових плат	Фізичні властивості матеріалу, а не автоматична гарантія SI
Матеріали Panasonic MEGTRON 7	Ультранизькі значення `Dk/Df` для високопродуктивних серверів та маршрутизаторів	Вибір сімейства ламінатів із високою термостійкістю	Вимагає суворого розрахунку геометрії переходів

Зміст

Що інженери повинні перевірити насамперед?
Що стандарт Gen6 кардинально змінює на рівні друкованої плати?
Які елементи релізного пакета вимагають найприскіпливішої уваги?
Чому структуру шарів та марку діелектрика слід узгоджувати разом?
Як перевіряти геометрію введення сигналу в роз'єми та перехідні отвори?
Чому рівні виробничої валідації повинні бути суворо розділені?
Що необхідно заморозити перед серійним релізом?
Наступні кроки разом із APTPCB
Часті запитання (FAQ)
Джерела та нормативні посилання

Що інженери повинні перевірити насамперед?

Починайте з аналізу меж відповідальності плати, структури шарів і вибору ламінату, геометрії локальних переходів та обсягу валідації.

Безпечна послідовність аудиту:

визначити, яка саме ділянка каналу зв'язку PCIe Gen6 розташована безпосередньо на друкованій платі;
зафіксувати тип вузла: материнська плата хоста, плата прискорювача (AIC), сегмент об'єднавчої плати (backplane) чи райзер;
перевірити, чи відповідають марка матеріалу та стек шарів сумарному бюджету втрат (loss budget) для найдовших трас;
підтвердити, що креслення антипадів (anti-pads) роз'ємів, розведення переходів і карта зворотного висвердлювання (backdrill) включені до виробничого комплекту;
узгодити обсяг контрольних випробувань (купонний контроль TDR, шліфи отворів) перед запуском серії.

Що стандарт Gen6 кардинально змінює на рівні друкованої плати?

Стандарт PCIe Gen6 підвищує вимоги до друкованої плати в трьох взаємопов'язаних напрямках:

По-перше, перехід на швидкість 64.0 ГТ/с із 4-рівневою модуляцією PAM4 замість класичної NRZ означає, що висота очної діаграми (eye height) зменшується приблизно втричі за однакового розмаху сигналу. Це означає, що плата більше не прощає дрібних огріхів: будь-яка паразитна ємність площадки або мікронеоднорідність переходу миттєво руйнує відношення сигнал/шум (SNR).

По-друге, це навантаження безпосередньо впливає на вибір діелектриків. Часто команди закладають дорогі наднизьковтратні ламінати (Ultra-Low Loss), проте не контролюють шорсткість мідної фольги (потрібна фольга класу HVLP або VLP) та ефект плетіння склотканини (fiber weave effect), який спричиняє фазовий розсинхрон у диференційних парах.

По-третє, Gen6 робить критичними локальні переходи. Точки впаювання роз'ємів, виведення ліній з-під BGA-корпусів процесорів, залишкові шлейфи наскрізних отворів (vias stubs) та розриви шляхів зворотного струму вносять більше втрат і відбиттів, ніж десятки сантиметрів гладкого провідника.

Які елементи релізного пакета вимагають найприскіпливішої уваги?

Елемент аудиту	Що перевірити	Чому це важливо	Типова помилка релізу
Стек шарів (Stackup)	Чергування сигнальних і опорних шарів, симетрія діелектриків	Невизначений стек робить розрахунок імпедансу марним	Фіксація назви стандарту до погодження реальних товщин шарів із заводом
Марка матеріалу	Тангенс кута діелектричних втрат (Df), діелектрична проникність (Dk), склотканина	Тракти Gen6 критично чутливі до частотно-залежного загасання	Позначення матеріалу загальною фразою «FR4 High-Speed» без конкретного типу
Зона введення сигналу (Launch)	Контактні площадки роз'ємів, вирізи в опорних шарах (anti-pads)	Стрибок ємності в зоні пайки роз'єму формує найсильніше відбиття	Трасування довгих ліній перевірено, але площадка роз'єму не оптимізована
Топологія переходів	Наскрізні, глухі отвори, опорні переходи землі (ground vias), backdrill	Залишковий шлейф отвору довжиною понад 0.3 мм працює як чвертьхвильовий резонатор	Вказівка на зворотне свердління додається після розведення плати
Пакет валідації	Тестові купони TDR, протоколи вимірювання S-параметрів (VNA)	Звичайна перевірка нерозривності не гарантує частотних характеристик	Плутанина між фактом відсутності короткого замикання та готовністю швидкісного каналу

Типова виробнича зупинка: у документації вказано матеріал Tachyon 100G або MEGTRON 7, а креслення містить позначку «контроль імпедансу 85 Ом ±5%», проте на топології не позначено, які саме перехідні отвори підлягають обов'язковому зворотному висвердлюванню (backdrilling), а де залишаються глухі лазерні мікропереходи.

Чому структуру шарів та марку діелектрика слід узгоджувати разом?

Головний висновок: Вимоги Gen6 не вирішуються виключно гучною назвою ламінату. Вони виникають на перетині марки матеріалу, довжини траси, гладкості міді та структури заземлення.

Ключові інженерні запитання:

Які саме диференційні пари є критичними лініями Gen6, а які належать до допоміжних шин (I2C, JTAG, живлення)?
Чи прокладені швидкісні пари виключно на виділених внутрішніх шарах (stripline) між суцільними площинами землі?
Чи використовується розворот трасування під кутом 10–12° відносно ниток склотканини, або спеціальна склотканина плоского плетіння (spread glass 1078/1067), щоб уникнути фазового розбігу (skew)?
Чи не намагається проект компенсувати невдалу геометрію перехідних отворів необґрунтованим переходом на ще дорожчий діелектрик?

Провідні виробники матеріалів (Panasonic із серією MEGTRON 7 та Isola з Tachyon 100G) пропонують діелектрики з тангенсом втрат Df на рівні 0.0015–0.0020 на частотах 16–32 ГГц. Це базовий орієнтир для розробника, проте сам по собі матеріал не врятує проект із неоптимізованими перехідними отворами чи обірваними площинами заземлення.

Як перевіряти геометрію введення сигналу в роз'єми та перехідні отвори?

Головний висновок: Найбільш ефективний аудит зосереджується на локальних вузлах неоднорідностей, оскільки більшість дефектів Gen6 виникає саме на коротких переходах.

Фокус перевірки:

якість введення сигналу в роз'єм PCIe (видалення міді на прилеглому шарі під контактною площадкою для компенсації надлишкової ємності);
наявність супровідних переходів заземлення (ground shielding vias) безпосередньо поруч із кожною парою сигнальних отворів для замикання зворотного струму;
точне завдання глибини зворотного висвердлювання (backdrilling) із зазначенням контрольованого залишку шлейфа (stub) не більше 0.2–0.25 мм;
нерозривність опорної площини землі на всій довжині сигнальної траси без перетину розрізів живлення.

Чому рівні виробничої валідації повинні бути суворо розділені?

Тому що контроль травлення плати, випробування першого зразка, вимірювання імпедансу купонів та системні випробування у складі сервера вирішують абсолютно різні завдання.

Сходинки валідації:

Вхідний інженерний DFM-аудит: узгодження зазорів, діаметрів свердел для backdrill та структури пресування препрегів;
Виготовлення та контроль тестових купонів: перевірка хвильового опору на рефлектометрі TDR, мікрошліфи отворів для перевірки міднення;
Збирання першого зразка (FAI): верифікація пайки роз'ємів і BGA, оптична та рентгенівська інспекція (AXI);
Вимірювання S-параметрів (SI Correlation): зняття характеристик вхідних втрат (Insertion Loss) та зворотних втрат (Return Loss) на векторному аналізаторі ланцюгів (VNA);
Системний приймально-здавальний акт: передача перевіреного апаратного вузла на рівень інтеграції з материнською платою та контролером.

Що необхідно заморозити перед серійним релізом?

Перед затвердженням серійного запуску зафіксуйте:

роль плати та точні межі тракту Gen6;
затверджений стек шарів із зазначенням точних марок препрегів і фольги HVLP;
закріплення критичних сигналів за конкретними внутрішніми шарами;
топологію антипадів роз'ємів і геометрію перехідних отворів;
карту зворотного висвердлювання (backdrill schedule) із допустимою довжиною шлейфа;
перелік обов'язкових метрологічних звітів TDR/VNA для кожної виробничої панелі.

Наступні кроки разом із APTPCB

Якщо підготовка до серійного виробництва вашої плати з інтерфейсом PCIe Gen6 або Gen5 потребує перевірки структури шарів, оптимізації переходів backdrill чи моделювання імпедансу, надішліть файли Gerber, стек шарів, технічні вимоги до ліній зв'язку та опис роз'ємів на адресу [email protected] або завантажте їх через онлайн-форму розрахунку замовлення. Інженери APTPCB нададуть вичерпний DFM-звіт протягом 24 годин.

Корисні матеріали для проектування:

Часті запитання (FAQ)

Чи доводить наявність напису PCIe Gen6 на кресленні готовність плати до серії?

Ні. Напис на кресленні вказує лише на цільовий інтерфейс. Готовність до релізу визначається тим, наскільки точно розраховані втрати матеріалу, як оптимізовані переходи на роз'єми, чи усунені шлейфи отворів через backdrill і які допуски імпедансу підтверджені тестовими купонами.

Чому аудит Gen6 настільки сфокусований на роз'ємах та перехідних отворах?

Оскільки на частотах шини Gen6 (до 16 ГГц за першою гармонікою) саме короткі локальні неоднорідності вносять основну частку зворотних відбиттів і резонансів, вичерпуючи і без того малий бюджет шуму модуляції PAM4.

Чи достатньо просто обрати матеріал MEGTRON 7 або Tachyon 100G для гарантії успіху?

Ні. Ці ламінати гарантують низькі діелектричні втрати в матеріалі, проте вони не захищають від розривів опорної землі, надлишкової ємності контактних площадок або фазового перекосу через структуру склотканини.

Чи замінює інспекція першого виробу (FAI) валідацію цілісності сигналів?

Ні. Інспекція FAI підтверджує правильність механічних розмірів і якість пайки. Цілісність сигналів перевіряється вимірюванням S-параметрів і TDR-рефлектометрією на спеціальних тестових купонах.

Що повинен отримати завод перед початком виробництва плат Gen6?

Затверджений стек шарів, перелік критичних швидкісних мереж із зазначенням номіналів імпедансу (наприклад, 85 Ом диференційний), вимоги до шорсткості міді, карту глибин зворотного висвердлювання (backdrill) та методику приймальних випробувань.

Джерела та нормативні посилання

Офіційний FAQ щодо специфікації PCI-SIG PCI Express 6.0
Базові вимоги консорціуму PCI-SIG щодо швидкості 64.0 GT/s, модуляції PAM4 та режиму Flit Mode.
APTPCB: Технологічні норми високошвидкісних плат
APTPCB: Контроль імпедансу та купонне тестування TDR
APTPCB: Контрольоване зворотне висвердлювання (Backdrilling)
Технічна інформація щодо сімейства Panasonic MEGTRON 7
Характеристики ультранизьковтратних матеріалів для високощільних серверних плат.
Технічний паспорт діелектрика Isola Tachyon 100G
Властивості ламінатів для високошвидкісних цифрових систем передачі даних.
Матеріали TE Connectivity щодо екосистеми з'єднань 112G
Вимоги до конструкції роз'ємів і переходів у надшвидкісних лініях зв'язку.