مقیاس‌پذیر کردن تولید انبوه PCB رابط CXL 3.0 نیازمند تغییر سخت‌گیرانه از روش‌های استاندارد ساخت به سمت تولید فوق دقیق است. با رسیدن نرخ داده به 64 GT/s با استفاده از سیگنالینگ PAM4، حاشیه خطا در کنترل امپدانس، انتخاب مواد و تلرانس‌های دریل تقریباً به صفر می‌رسد. این راهنما محدودیت‌های عددی مشخص، کنترل‌های فرآیندی و مراحل تأیید موردنیاز برای دستیابی به بازده تولید بالا و یکپارچگی سیگنال در تولید تیراژ بالا را ارائه می‌کند.

پاسخ سریع (30 ثانیه)

قانون حیاتی: امپدانس دیفرانسیلی را در محدوده 85Ω ±5% حفظ کنید؛ تلرانس استاندارد ±10% برای سیگنالینگ PAM4 در CXL 3.0 کافی نیست.
نیازمندی مواد: از مواد با اتلاف فوق پایین (مانند Megtron 7/8، Tachyon 100G) با Df < 0.002 در 10 GHz استفاده کنید.
مشکل کلیدی: استاب‌های ویا با طول بیشتر از 6 mil (0.15 mm) رزونانس‌های مخرب ایجاد می‌کنند؛ برای بک‌پلین‌های ضخیم، بک‌دریل الزامی است.
تأیید: تست TDR صددرصدی روی کوپن‌ها و نمونه‌برداری تصادفی روی بردهای واقعی برای بررسی افت درج (Insertion Loss) اجرا کنید.
شرایط مرزی: اگر طول مسیر ترک از 10 اینچ بیشتر است، استفاده از مس با زبری پایین (HVLP/VLP، Rz < 2 µm) را برای کاهش تلفات اثر پوستی در نظر بگیرید.
مورد DFM: تلرانس عمق بک‌دریل را ±2 mil مشخص کنید تا استاب‌ها بدون آسیب به لایه‌های سیگنال داخلی حذف شوند.

نکات برجسته

حساسیت PAM4: CXL 3.0 از مدولاسیون دامنه پالس چهارسطحی (4-level) استفاده می‌کند که نسبت سیگنال به نویز (SNR) را در مقایسه با NRZ کاهش می‌دهد.
دقت استک‌آپ: ثبت و هم‌ترازی بین لایه‌ها باید در محدوده 3 mil باشد تا از ناپیوستگی امپدانس جلوگیری شود.
فناوری دریل: ویاهای با نسبت طول به قطر بالا (تا 20:1) به فناوری‌های پیشرفته دریل مکانیکی یا لیزری نیاز دارند.
فینیش سطح: ENIG یا ENEPIG به دلیل تختی سطح ترجیح داده می‌شوند؛ استفاده از HASL به علت ناهمواری سطح و تأثیر آن بر سیگنال‌های فرکانس بالا ممنوع است.
پاکیزگی: آلودگی یونی باید به‌طور دقیق کنترل شود تا از مهاجرت الکتروشیمیایی (ECM) در طراحی‌های با چگالی بالا جلوگیری شود.
تست: برای مشخصه‌سازی کانال، اغلب به تست VNA (آنالایزر شبکه برداری) تا 32 GHz نیاز است.

فهرست مطالب

تعریف و محدوده کاربرد (چیست و چه چیزی نیست)
قوانین و مشخصات (پارامترها و محدودیت‌های کلیدی)
مراحل اجرا (نقاط کنترل فرآیند)
عیب‌یابی (حالت‌های خرابی و راهکارها)
نحوه انتخاب (تصمیم‌های طراحی و موازنه‌ها)
پرسش‌های متداول (هزینه، زمان تحویل، مواد، تست، معیارهای پذیرش)
واژه‌نامه (اصطلاحات کلیدی)
درخواست قیمت (بررسی DFM + قیمت‌گذاری)
جمع‌بندی (مراحل بعدی)

تعریف و محدوده کاربرد (چیست و چه چیزی نیست)

در موارد زیر کاربرد دارد:

تولید مادربردهای سرور، کارت‌های شتاب‌دهنده یا ماژول‌های توسعه حافظه که از استاندارد Compute Express Link (CXL) 3.0 پشتیبانی می‌کنند.
طراحی‌هایی که از فناوری لایه فیزیکی PCIe 6.0 با نرخ 64 GT/s استفاده می‌کنند.
استک‌آپ PCB شامل 12 تا 32+ لایه است و معمولاً به اتصال داخلی با چگالی بالا (HDI) یا ساختار بک‌پلین ضخیم نیاز دارد.
نیازمندی‌های یکپارچگی سیگنال، استفاده از لمینت‌های اتلاف فوق پایین (ULL) و کنترل دقیق امپدانس را ضروری می‌کند.
حجم تولید از ساخت آزمایشی اولیه (NPI) تا تولید انبوه PCB کامل را شامل می‌شود.

در موارد زیر کاربرد ندارد:

طراحی برای CXL 1.0/1.1 یا PCIe 4.0/5.0 (32 GT/s NRZ) که در آن‌ها مواد Low Loss استاندارد ممکن است کافی باشند.
سرعت رابط کمتر از 16 GT/s است و امکان استفاده از تلرانس‌های بازتر (±10% امپدانس) وجود دارد.
استفاده از مواد FR-4 استاندارد (Tg 130-150°C) که ضریب اتلاف (Df) آن‌ها برای این فرکانس‌ها بسیار بالا است (Df > 0.015).
برد یک PCB ساده 2 تا 6 لایه برای تجهیزات مصرفی است که نیاز به کنترل امپدانس ندارد.

قوانین و مشخصات (پارامترها و محدودیت‌های کلیدی)

دستیابی به تطابق CXL 3.0 در تولید انبوه نیازمند رعایت دقیق پارامترهای فیزیکی و الکتریکی است. جدول زیر قوانین غیرقابل چشم‌پوشی ساخت را نشان می‌دهد.

قانون	مقدار/محدوده پیشنهادی	دلیل اهمیت	روش تأیید	در صورت نادیده گرفتن
امپدانس دیفرانسیلی	85Ω ± 5%	مشخصات CXL 3.0/PCIe 6.0 برای کاهش بازتاب سیگنال به 85Ω نیاز دارد.	TDR (بازتاب‌سنجی حوزه زمان) روی کوپن‌های تست.	بازتاب سیگنال باعث افزایش نرخ خطای بیت (BER) و شکست آموزش لینک می‌شود.
تلفات مواد (Df)	< 0.002 @ 10 GHz	تضعیف سیگنال فرکانس بالا باید برای 64 GT/s حداقل شود.	روش تست IPC-TM-650 2.5.5.5 یا گواهی دیتاشیت مواد.	افت درج بیش از حد نمودار چشم سیگنال را می‌بندد؛ لینک نمی‌تواند سرعت را مذاکره کند.
زبری مس	Rz < 2.0 µm (HVLP/VLP)	اثر پوستی در 16-32 GHz جریان را به سطح هدایت می‌کند؛ مس زبر تلفات را افزایش می‌دهد.	تحلیل SEM (میکروسکوپ الکترونی روبشی) فویل.	افزایش افت درج و اعوجاج فاز.
طول استاب ویا	< 6 mil (0.15 mm)	استاب‌ها مانند آنتن/فیلتر عمل کرده و باعث ایجاد افت‌های رزونانسی در پاسخ فرکانسی می‌شوند.	تحلیل مقطع یا بازرسی X-Ray.	رزونانس در فرکانس نایکوئیست یکپارچگی سیگنال را از بین می‌برد.
اسکیو داخل زوج	< 5 ps	سیگنال‌های دیفرانسیلی باید هم‌زمان برسند تا حذف مد مشترک حفظ شود.	اندازه‌گیری VNA یا شبیه‌سازی زمان انتشار.	تبدیل مد (Diff به Common) و کاهش عرض چشم.
تلرانس عمق بک‌دریل	± 2 mil (0.05 mm)	اطمینان می‌دهد استاب حذف شود بدون اینکه به لایه فعال داخلی آسیب برسد.	بررسی X-Ray سوراخ‌های بک‌دریل‌شده.	یا استاب باقی‌مانده بیش از حد طولانی است یا ترک فعال قطع شده و مدار باز می‌شود.
ثبت لایه‌ها	± 3 mil	جابه‌جایی باعث تغییر امپدانس و اتصال کوتاه در نواحی BGA با چگالی بالا می‌شود.	تأیید دریل X-Ray و میکرو سکشن.	ناپیوستگی امپدانس و احتمال اتصال کوتاه الکتریکی.
وب ماسک لحیم	حداقل 3 mil (0.075 mm)	از پل‌زدن لحیم روی پدهای کانکتور CXL با گام ریز جلوگیری می‌کند.	AOI (بازرسی نوری خودکار).	ایجاد پل لحیم در مونتاژ و اتصال کوتاه.
نسبت ابعادی آبکاری	حداکثر 20:1	ضخامت کافی مس در بشکه ویاهای عمیق را تضمین می‌کند.	تحلیل مقطع (میکرو سکشن).	ترک بشکه هنگام ریفلو و مدار باز متناوب.

طراحی استک‌آپ PCB برای CXL 3.0 با تمرکز بر کنترل امپدانس

مراحل اجرا (نقاط کنترل فرآیند)

انتقال طراحی CXL 3.0 به تولید انبوه شامل کنترل‌های فرآیندی مشخصی است.

1. انتخاب و تأیید مواد

اقدام: موادی مانند Panasonic Megtron 7/8، Isola Tachyon 100G یا معادل آن‌ها را انتخاب کنید.
بررسی: سبک بافت شیشه‌ای پری‌پرگ (مانند 1035، 1067) را بررسی کنید تا مقدار رزین از ایجاد اثر بافت فیبر و اسکیو جلوگیری کند.
پذیرش: تلرانس Dk برابر ±0.05؛ مقدار Df کمتر از 0.002.

2. مدل‌سازی استک‌آپ و امپدانس

اقدام: از حل‌کننده میدان دوبعدی/سه‌بعدی (مانند Polar SI9000) برای محاسبه عرض ترک‌ها استفاده کنید.
بررسی: جریان رزین و ضخامت فشرده‌شده مس را در نظر بگیرید. در CXL 3.0، ترک‌های 85Ω معمولاً کمی عریض‌تر از ترک‌های استاندارد 100Ω هستند.
پذیرش: نتایج شبیه‌سازی باید پیش از شروع ساخت، با هدف 85Ω در محدوده ±1Ω مطابقت داشته باشد. راهنمای استک‌آپ PCB ما را ببینید.

3. تصویرگذاری و اچ لایه داخلی

اقدام: برای دقت بالا از تصویرگذاری مستقیم لیزری (LDI) استفاده کنید.
بررسی: ضرایب جبران اچ باید دقیق باشند. تلرانس عرض ترک باید ±0.5 mil یا بهتر کنترل شود.
پذیرش: بازرسی AOI نباید هیچ "باریک‌شدگی" یا برآمدگی روی خطوط پرسرعت نشان دهد.

4. لمینیشن و ثبت لایه‌ها

اقدام: برای تعداد لایه‌های بالا (20+ لایه) از سیستم‌های Pin-lam یا هم‌ترازی نوری استفاده کنید.
بررسی: پس از لمینیشن، هم‌راستایی لایه‌ها را با X-Ray تأیید کنید.
پذیرش: ثبت بین لایه‌ها باید در محدوده 3 mil باشد تا پدهای ویا دقیقاً به لایه هدف برسند.

5. دریل و بک‌دریل

اقدام: سوراخ‌های عبوری را دریل کرده و سپس با بک‌دریل کنترل‌شده عمق، استاب‌ها را حذف کنید.
بررسی: عمر مته را مدیریت کنید تا زبری دیواره سوراخ جلوگیری شود.
پذیرش: عمق بک‌دریل باید در محدوده ±2 mil نسبت به لایه هدف باشد.

6. آبکاری و فینیش سطح

اقدام: آبکاری مس با قدرت پرتاب بالا برای اطمینان از یکپارچگی بشکه ویاهای با نسبت ابعادی بالا اعمال کنید.
بررسی: ضخامت مس در مرکز بشکه ویا را اندازه‌گیری کنید (حداقل 0.8 mil / 20 µm).
پذیرش: فینیش سطح (ENIG/ENEPIG) باید برای مونتاژ کانکتور با چگالی بالا کاملاً تخت باشد.

7. تست الکتریکی (TDR و VNA)

اقدام: تست صددرصد نت‌لیست و تست امپدانس TDR روی کوپن‌ها انجام دهید.
بررسی: برای CXL 3.0، تست VNA به‌صورت نمونه‌ای (مانند SET2DIL) افت درج به ازای هر اینچ را اندازه‌گیری می‌کند.
پذیرش: امپدانس 85Ω ±5%؛ افت کمتر از بودجه تعیین‌شده (برای مثال -0.9 dB/inch @ 16 GHz).

عیب‌یابی (حالت‌های خرابی و راهکارها)

در مونتاژ PCB رابط CXL 3.0، خرابی‌ها اغلب به شکل مشکلات یکپارچگی سیگنال ظاهر می‌شوند، نه صرفاً قطعی یا اتصال کوتاه.

نشانه 1: نرخ خطای بیت (BER) بالا یا قطع و وصل شدن لینک

علت احتمالی: طول بیش از حد استاب ویا باعث ایجاد رزونانس شده است.
بررسی: ویاهای بک‌دریل‌شده را با X-Ray بررسی کنید. آیا استاب باقی‌مانده بیشتر از 6 mil است؟
راهکار: تنظیمات عمق بک‌دریل را اصلاح کنید.
پیشگیری: لایه‌های "نباید بریده شوند" را در داده ODB++ به‌وضوح مشخص کرده و فاصله آزاد بک‌دریل را افزایش دهید.

نشانه 2: امپدانس همیشه پایین است (برای مثال 78Ω به جای 85Ω)

علت احتمالی: عرض ترک بیش از حد زیاد است یا دی‌الکتریک نازک‌تر از مقدار محاسبه‌شده است.
بررسی: مقطع برد را بررسی کنید. عرض واقعی ترک (بالا و پایین) و ارتفاع دی‌الکتریک را اندازه بگیرید.
راهکار: ضرایب جبران اچ را برای بچ بعدی اصلاح کنید.
پیشگیری: قبل از اجرای کامل تولید انبوه، یک میکرو سکشن "اولین نمونه" انجام دهید.

نشانه 3: بسته شدن نمودار چشم (عمودی)

علت احتمالی: افت درج بالا به دلیل مواد یا زبری مس.
بررسی: بچ مواد را تأیید کنید (آیا واقعاً Megtron 7 است؟). زبری فویل مس را بررسی کنید (آیا HVLP است؟).
راهکار: به فویل مس صاف‌تر یا ماده با اتلاف کمتر تغییر دهید.
پیشگیری: ارائه گواهی مواد (CoC) را برای هر محموله الزامی کنید.

نشانه 4: جیتر ناشی از اسکیو

علت احتمالی: اثر بافت فیبر (قرارگیری دسته‌های شیشه در مسیر ترک).
بررسی: سبک شیشه استفاده‌شده را بررسی کنید (106 در برابر 1080 در برابر 1035).
راهکار: طراحی را 10 درجه بچرخانید (مسیریابی زیگزاگ) یا از سبک‌های شیشه پخش‌شده استفاده کنید.
پیشگیری: استفاده از FR4 با شیشه پخش‌شده یا سبک‌های شیشه‌ای رده‌بالا را در یادداشت‌های ساخت مشخص کنید.

نشانه 5: ترک پد BGA یا بلند شدن پدها

علت احتمالی: ترکیب ماده لمینت شکننده با تنش مکانیکی.
بررسی: Tg و CTE (ضریب انبساط حرارتی) ماده را بررسی کنید.
راهکار: از موادی با CTE محور Z کمتر یا چقرمگی رزین بهتر استفاده کنید.
پیشگیری: پروفایل ریفلو BGA/QFN با گام ریز را برای کاهش شوک حرارتی بهینه کنید.

نحوه انتخاب (تصمیم‌های طراحی و موازنه‌ها)

انتخاب‌های صحیح در مراحل ابتدایی طراحی باعث کاهش هزینه و افزایش بازده در تولید انبوه PCB می‌شود.

اگر طول ترک کمتر از 5 اینچ است:
- انتخاب: مواد با اتلاف متوسط (مانند Megtron 6 یا IT-968) در صورت مناسب بودن بودجه افت ممکن است کافی باشند.
- موازنه: هزینه مواد کاهش می‌یابد اما حاشیه اطمینان کمتر می‌شود.
اگر طول ترک بیشتر از 10 اینچ است:
- انتخاب: مواد اتلاف فوق پایین (Megtron 7/8، Tachyon 100G) و مس HVLP.
- موازنه: هزینه مواد بیشتر است، اما برای تطابق با CXL 3.0 ضروری است.
اگر تعداد لایه‌ها بیشتر از 20 لایه است:
- انتخاب: مواد High-Tg (> 180°C) و Low-CTE.
- موازنه: از ترک بشکه و ترک پد در چرخه‌های متعدد ریفلو جلوگیری می‌کند.
اگر چگالی مسیریابی بسیار بالا است (BGA با گام 0.4mm):
- انتخاب: فناوری PCB HDI با میکروویاهای استک‌شده.
- موازنه: هزینه بالاتر از ویاهای عبوری دارد، اما با کاهش طبیعی استاب‌ها یکپارچگی سیگنال را بهبود می‌دهد.
اگر از کانکتورهای پرس‌فیت استفاده می‌کنید:
- انتخاب: تلرانس سوراخ دقیق‌تر (+0.05/-0.05 mm) و فینیش طلای سخت یا قلع غوطه‌وری در صورت نیاز.
- موازنه: نیازمند مدیریت دقیق عمر مته است.
اگر بودجه محدود اما عملکرد حیاتی است:
- انتخاب: استک‌آپ ترکیبی (ماده ULL برای لایه‌های پرسرعت، FR4 استاندارد برای توان/زمین/سرعت پایین).
- موازنه: چرخه لمینیشن پیچیده‌تر و خطر تاب‌برداشتن به دلیل عدم تطابق CTE.

پرسش‌های متداول (هزینه، زمان تحویل، مواد، تست، معیارهای پذیرش)

س: بک‌دریل چه مقدار به هزینه PCBهای CXL 3.0 اضافه می‌کند؟
پ: بک‌دریل معمولاً 10 تا 20 درصد به هزینه برد خام اضافه می‌کند. این فرآیند به برنامه جداگانه NC Drill، ماشین‌های کنترل عمق تخصصی و مراحل بازرسی اضافی (X-Ray) نیاز دارد.

س: زمان تحویل معمول مواد اتلاف فوق پایین چقدر است؟
پ: موادی مانند Megtron 7 یا Tachyon در صورت موجود نبودن معمولاً زمان تأمین 2 تا 4 هفته دارند. برای نیازهای PCB سریع، موجودی را فوراً بررسی کنید.

س: آیا تست 100% VNA برای تولید انبوه لازم است؟
پ: خیر، تست 100% VNA بسیار کند و پرهزینه است. معمولاً تست 100% TDR (امپدانس) انجام شده و برای تأیید افت درج VNA از نمونه‌برداری آماری (برای مثال 1 پنل از هر بچ) استفاده می‌شود.

س: آیا می‌توان از FR4 استاندارد برای طراحی CXL 3.0 استفاده کرد؟
پ: خیر. FR4 استاندارد دارای Df حدود ~0.020 است که در 16 GHz (فرکانس نایکوئیست برای 32 GT/s) و 32 GHz (فرکانس نایکوئیست برای 64 GT/s) باعث افت شدید سیگنال می‌شود. باید از موادی با Df < 0.005 استفاده کنید.

س: حداقل عرض ترک برای امپدانس 85Ω چقدر است؟
پ: به استک‌آپ وابسته است، اما معمولاً برای ترک‌های Stripline حدود 4-5 mil (0.10-0.127 mm) است. ترک‌های باریک‌تر تلفات اثر پوستی را افزایش می‌دهند؛ ترک‌های عریض‌تر به دی‌الکتریک ضخیم‌تر نیاز دارند.

س: چگونه اثر بافت فیبر را در تولید کنترل می‌کنید؟
پ: از "شیشه پخش‌شده" (الیاف مکانیکی پخش‌شده) استفاده می‌کنیم یا ترک‌ها را با زاویه کمی (مانند 10°) نسبت به بافت مسیریابی می‌کنیم. این کار تغییرات Dk را میانگین‌گیری می‌کند.

س: بهترین فینیش سطح برای CXL 3.0 چیست؟
پ: ENIG (طلای غوطه‌وری روی نیکل الکترولس) یا ENEPIG. این فینیش‌ها سطح تختی برای قطعات گام ریز فراهم کرده و مانند HASL افت قابل‌توجه ایجاد نمی‌کنند.

س: معیار پذیرش امپدانس در تولید انبوه چیست؟
پ: IPC Class 2 یا 3 معمولاً به‌صورت پیش‌فرض ±10% را در نظر می‌گیرد، اما برای CXL 3.0 باید در یادداشت‌های ساخت و نقشه اصلی، ±5% مشخص شود.

واژه‌نامه (اصطلاحات کلیدی)

اصطلاح	معنی	دلیل اهمیت در عمل
PAM4	مدولاسیون دامنه پالس چهارسطحی.	در هر UI دو بیت را کدگذاری می‌کند. به SNR و خطی بودن بالاتری نسبت به NRZ نیاز دارد.
UI (Unit Interval)	مدت زمان یک بیت (یا سمبل).	در 64 GT/s، UI بسیار کوتاه است (~15.6 ps) و حاشیه بسیار کمی برای جیتر باقی می‌گذارد.
Insertion Loss (IL)	افت توان سیگنال هنگام حرکت روی ترک.	محدودکننده اصلی طول ترک است و باید با دقت مدیریت شود (برای مثال کانال کل -30 dB).
Return Loss (RL)	توان سیگنال بازتاب‌شده به سمت منبع.	ناشی از عدم تطابق امپدانس است. RL بالا کیفیت نمودار چشم را کاهش می‌دهد.
Backdrilling	حذف بخش استفاده‌نشده سوراخ آبکاری‌شده عبوری (استاب).	ضروری است

جمع‌بندی

تولید انبوه PCB رابط CXL 3.0 زمانی ساده‌تر و موفق‌تر انجام می‌شود که مشخصات و برنامه تأیید از همان ابتدای پروژه تعریف شده و سپس از طریق DFM و پوشش تست تأیید شوند. از قوانین، نقاط کنترل و الگوهای عیب‌یابی بالا استفاده کنید تا تعداد چرخه‌های اصلاح کاهش یافته و بازده تولید با افزایش تیراژ حفظ شود. اگر درباره یک محدودیت اطمینان ندارید، قبل از نهایی کردن نسخه تولید، آن را با یک ساخت آزمایشی کوچک اعتبارسنجی کنید.