PCB پل Chiplet دیتاسنتر چیست و مهندسان چه زمانی باید از آن استفاده کنند؟
PCB پل Chiplet دیتاسنتر یک معماری پیشرفته زیرلایه پکیج است که چندین دای نیمه‌هادی مانند CPU، GPU، شتاب‌دهنده‌ها و استک‌های HBM را با استفاده از فناوری اتصال پل با چگالی بالا به یکدیگر متصل می‌کند. این روش، تولید سنتی PCB و زیرلایه را به سمت یکپارچه‌سازی ناهمگن گسترش می‌دهد؛ جایی که عملکرد الکتریکی، حرارتی و مکانیکی باید به‌صورت هم‌زمان بهینه شود.
این رویکرد معمولاً زمانی انتخاب می‌شود که یک سیستم به موارد زیر نیاز دارد:
- یکپارچه‌سازی ناهمگن بین نودهای پردازشی مختلف، مانند ترکیب منطق پیشرفته با حافظه یا Chipletهای ورودی/خروجی.
- ارتباط با پهنای‌باند بالا بین دای‌ها که با مسیرهای معمول PCB به‌صورت کارآمد قابل مسیریابی نیست.
- اتصال HBM که به مسیرهای اتصال بسیار کوتاه و متراکم نیاز دارد.
- مقیاس‌پذیری محاسباتی ماژولار بدون ایجاد یک دای یکپارچه بسیار بزرگ.
یک PCB سرور استاندارد همچنان برای CPUهای معمولی، کارت‌های شبکه و سیستم‌های با سرعت پایین‌تر انتخاب مناسب‌تری است. فناوری پل Chiplet زمانی توجیه دارد که چگالی پهنای‌باند، اندازه پکیج و عملکرد حرارتی، پیچیدگی بیشتر تولید را جبران کنند.
مهندسان چگونه بین اینترپوزر سیلیکونی، زیرلایه پل آلی و طراحی‌های Fan-out انتخاب می‌کنند؟
معماری مناسب به چگالی مسیرکشی، نیازهای توان، هزینه تولید و بلوغ فرآیند تولید بستگی دارد.
| معماری | کاربرد مناسب | قابلیت چگالی | تأثیر هزینه | ملاحظات تولید |
|---|---|---|---|---|
| اینترپوزر سیلیکونی (2.5D) | پیشرفته‌ترین شتاب‌دهنده‌های آموزش AI و HPC | امکان L/S کمتر از 1µm | بالاترین هزینه | نیازمند پردازش سیلیکون و زنجیره تأمین TSV/اینترپوزر |
| زیرلایه آلی با پل تعبیه‌شده | شتاب‌دهنده‌های AI دیتاسنتر با نیاز به تعادل هزینه و چگالی | امکان ناحیه پل کمتر از 10µm/10µm | متوسط تا بالا | نیازمند ایجاد حفره، mSAP و کنترل دقیق تاب‌برداشت |
| پل RDL مبتنی بر Fan-out | پکیج‌های بزرگ چنددای با ضخامت کم | چگالی بسیار بالای موضعی | متوسط | نیازمند RDL پیشرفته و تولید در سطح پکیج |
| PCB استاندارد HDI | کاربردهای سرور با سرعت پایین‌تر | معمولاً نیازمند گام بالاتر از 20µm | کمترین هزینه | تولید سریع‌تر و زنجیره تأمین بالغ |
زیرلایه‌های پل آلی اغلب برای استقرار در دیتاسنترها تعادل عملی مناسبی ایجاد می‌کنند، زیرا مسیرکشی فوق‌ریز را فقط در بخش‌هایی متمرکز می‌کنند که Chipletها با یکدیگر ارتباط دارند و اجازه می‌دهند بخش باقی‌مانده زیرلایه، توان و سیگنال‌های معمولی را مدیریت کند.
چه مشخصات تولیدی یک PCB پل Chiplet با بازده تولید بالا را تعریف می‌کند؟
زیرلایه‌های پل Chiplet نسبت به PCBهای سنتی سرور به کنترل‌های دقیق‌تری نیاز دارند. پارامترهای حیاتی روی مسیرکشی بسیار ریز، پایداری مواد، انبساط حرارتی و توانایی‌های بازرسی متمرکز هستند.
| دسته قوانین | مقدار/محدوده پیشنهادی | دلیل اهمیت | روش تأیید | خرابی در صورت کنترل‌نشدن |
|---|---|---|---|---|
| عرض/فاصله ترک (ناحیه پل) | 2µm / 2µm (زیرلایه) تا 9µm / 9µm | امکان مسیرکشی متراکم Chiplet و HBM | بازرسی LDI و SEM | اتصال کوتاه، قطعی مسیر، کاهش پهنای‌باند |
| قطر Microvia | 20µm - 50µm | پشتیبانی از تغییر لایه با چگالی بالا | تحلیل مقطع عرضی | ویاهای باز و افزایش مقاومت |
| ماده دی‌الکتریک | Df < 0.002 برای لینک‌های پرسرعت | کاهش افت سیگنال در نرخ‌های 56G/112G PAM4 | تست TDR و مشخصه‌سنجی مواد | بسته‌شدن چشم سیگنال و افت کیفیت سیگنال |
| تاب‌برداشت در دمای اتاق | <100µm مجموع | حفظ تختی پکیج | اندازه‌گیری Shadow Moiré | شکست در هم‌ترازی مونتاژ |
| تاب‌برداشت هنگام Reflow | <50µm | محافظت از اتصال‌های Micro-bump | Thermal Shadow Moiré | عیوب Head-in-Pillow |
| ضخامت مس | 12µm - 18µm برای لایه‌های سیگنال، >35µm برای لایه‌های توان | ایجاد تعادل بین مسیرکشی ریز و ظرفیت جریان | اندازه‌گیری XRF | نقص اچ یا افت ولتاژ |
| پرداخت سطح | ENEPIG یا راهکارهای Solder-on-pad | ایجاد سطح اتصال پایدار برای گام ریز | XRF و بازرسی | کاهش قابلیت اطمینان اتصال |
| تلرانس حفره پل | ±15µm در X/Y، ±10µm در Z | حفظ هم‌صفحه بودن پل | پروفایل‌سنج سه‌بعدی | عدم هم‌ترازی پل |
| اختلاف CTE | <3 ppm/°C نسبت به دای | کاهش تنش مکانیکی | تحلیل TMA | لایه‌لایه‌شدن و خستگی |
| کنترل امپدانس | 42.5Ω / 85Ω با تلرانس ±5% | پشتیبانی از رابط‌های پرسرعت | اندازه‌گیری TDR | بازتاب و خرابی SI |
چه موادی برای طراحی PCB پل Chiplet پرسرعت استفاده می‌شوند؟
انتخاب مواد مستقیماً روی تاب‌برداشت، یکپارچگی سیگنال و قابلیت اطمینان بلندمدت تأثیر می‌گذارد.
نیازهای رایج مواد شامل موارد زیر است:
- فیلم‌های ABF Build-up برای زیرلایه‌های پیشرفته پکیج که به تختی بالا و پردازش لیزری دقیق نیاز دارند.
- لمینت‌های پرسرعت مانند Megtron 7 یا Megtron 8 برای مسیرهای سیگنال کم‌اتلاف.
- مواد با CTE پایین برای کاهش تنش بین دای‌های سیلیکونی و زیرلایه‌های آلی.
- فویل مس HVLP در مواردی که زبری سطح روی افت درج در فرکانس بالا تأثیر می‌گذارد.
Stackup باید قبل از مسیرکشی نهایی شود، زیرا ضخامت دی‌الکتریک، زبری مس و تغییرات Dk ماده مستقیماً روی اهداف امپدانس تأثیر می‌گذارند.
فرآیند تولید PCB پل Chiplet چگونه انجام می‌شود؟
یک فرآیند آماده تولید معمولاً شامل نقاط کنترل زیر است:
1. تعریف Stackup و نیازمندی‌های مواد
موارد زیر مشخص می‌شوند:
- تعداد لایه‌ها.
- مواد دی‌الکتریک.
- ضخامت مس.
- اهداف امپدانس کنترل‌شده.
- نیازمندی‌های انبساط حرارتی.
ساختارهای Build-up بدون Core یا Core نازک با استفاده از ABF یا پری‌پرگ‌های پرسرعت مانند مواد Megtron PCB معمولاً برای کاربردهای پیشرفته بررسی می‌شوند.
2. ساختاردهی حفره‌های پل
پل‌های تعبیه‌شده نیازمند ایجاد حفره با کنترل دقیق عمق هستند.
کنترل‌های مهم شامل:
- تلرانس X/Y حفره: ±15µm.
- تلرانس Z حفره: ±10µm.
- اندازه‌گیری عمق لیزر قبل از مونتاژ نهایی.
3. تولید لایه‌های مسیرکشی Fine-line
لایه‌های مسیرکشی ریز معمولاً به فرآیند SAP یا mSAP نیاز دارند.
کنترل‌های تولید شامل:
- بررسی هندسه ترک‌ها.
- دقت الگوی LDI.
- اندازه‌گیری Registration با استفاده از کوپن‌های پنل.
4. ایجاد و پر کردن Microviaها
Microviaهای کور که با لیزر ایجاد می‌شوند باید پرشدگی مسی قابل اطمینان داشته باشند.
کنترل‌های پیشنهادی:
- نسبت طول به قطر کمتر از 0.8:1.
- بررسی Void با تحلیل مقطع عرضی.
- تأیید ضخامت آبکاری مس.
5. اعمال پرداخت سطح
مونتاژهای Fine-pitch معمولاً از موارد زیر استفاده می‌کنند:
- ENEPIG.
- راهکارهای OSP تخصصی.
- فرآیندهای Solder-on-pad.
کنترل‌های معمول ENEPIG شامل:
- ضخامت نیکل: 3-5µm.
- ضخامت طلا: 0.05-0.15µm.
6. تکمیل اعتبارسنجی الکتریکی و قابلیت اطمینان
اعتبارسنجی معمولاً شامل موارد زیر است:
- تست Flying Probe.
- تست پیوستگی مبتنی بر فیکسچر.
- تأیید Netlist طبق IPC-D-356.
- سیکل‌های حرارتی.
- تست کوپن قابلیت اطمینان.
رایج‌ترین خرابی‌های PCB پل Chiplet چیست و چگونه رفع می‌شوند؟
| حالت خرابی | علت اصلی | روش تشخیص | اقدام اصلاحی |
|---|---|---|---|
| خرابی Head-in-Pillow | تاب‌برداشت بیش از حد هنگام Reflow باعث جداشدن Bumpها از پدها می‌شود | Thermal Shadow Moiré در دمای Reflow | متعادل‌سازی چگالی مس، بهبود تقارن Stackup، تقویت پشتیبانی مونتاژ |
| افت یکپارچگی سیگنال | زبری مس، فرضیات اشتباه Dk، تغییرات امپدانس | اندازه‌گیری TDR و تحلیل چشم سیگنال | استفاده از مواد کم‌اتلاف‌تر و فویل مس HVLP |
| ترک Microvia | تنش انبساط حرارتی در سیکل‌های حرارتی | تست شوک حرارتی از -55°C تا 125°C همراه با بررسی مقاومت | بهبود شکل‌پذیری آبکاری و کاهش تنش دی‌الکتریک |
| جداشدگی دای پل | رطوبت، آلودگی، چسبندگی ضعیف | بازرسی C-SAM | بهبود پخت، تمیزکاری پلاسما و کنترل رطوبت |
| قطعی در ناحیه پل | جابه‌جایی Registration لایه‌ها هنگام تولید | اندازه‌گیری کوپن Vernier | اعمال Dynamic Scaling در داده‌های تولید LDI |
تأمین‌کنندگان برای بررسی DFM PCB پل Chiplet چه فایل‌هایی باید دریافت کنند؟
یک پکیج کامل برای تأمین‌کننده باید شامل موارد زیر باشد:
- داده‌های تولید Gerber، ODB++ یا IPC-2581.
- نقشه کامل Stackup.
- نیازمندی‌های امپدانس کنترل‌شده.
- اطلاعات دریل Blind، Buried و Microvia.
- Netlist طبق IPC-D-356.
- نقشه‌های مونتاژ.
- مدل‌های سه‌بعدی STEP برای ساختارهای پل تعبیه‌شده.
- نیازمندی‌های قابلیت اطمینان و اهداف حجم تولید.
بررسی تأمین‌کننده باید توانایی mSAP، دریل لیزری، بازرسی Fine-line، مونتاژ زیرلایه پیشرفته و تست قابلیت اطمینان را تأیید کند.
هزینه PCB پل Chiplet چقدر است و تولید آن چه مدت طول می‌کشد؟
زیرلایه‌های پل Chiplet معمولاً نسبت به PCBهای سرور معمولی زمان‌بندی طولانی‌تری دارند، زیرا به مواد پیشرفته، کنترل بازده تولید و الزامات بازرسی بیشتر نیاز دارند.
محدوده‌های معمول:
- فرآیندهای PCB استاندارد HDI: تقریباً 3-4 هفته برای طراحی‌های ساده‌تر.
- توسعه زیرلایه پیشرفته mSAP: تقریباً 8-12 هفته بسته به پیچیدگی.
- برنامه‌های نمونه‌سازی PCB پل Chiplet: معمولاً 6-10 هفته بسته به دسترسی مواد و نیازهای اعتبارسنجی.
هزینه تحت تأثیر موارد زیر قرار دارد:
- مواد ABF یا دی‌الکتریک‌های پیشرفته.
- پردازش Fine-line.
- دریل لیزری.
- بازده پایین‌تر تولید.
- تست‌های اضافی قابلیت اطمینان.
سوالات متداول PCB پل Chiplet
آیا فناوری PCB پل Chiplet از HBM و شتاب‌دهنده‌های AI پشتیبانی می‌کند؟
بله. کاربرد اصلی این فناوری، اتصال منطق پردازشی با عملکرد بالا به HBM و سایر Chipletهایی است که به اتصال‌های کوتاه و متراکم بین دای‌ها نیاز دارند.
حداقل گام Bump قابل پشتیبانی چقدر است؟
زیرلایه‌های آلی معمولاً گام Bump حدود 130µm را در نواحی عمومی پکیج پشتیبانی می‌کنند؛ گام‌های کوچک‌تر در نواحی تخصصی زیرلایه، بسته به انتخاب فناوری امکان‌پذیر است.
اهداف امپدانس معمول برای لینک‌های پرسرعت دیتاسنتر چیست؟
طراحی‌های پرسرعت معمولاً امپدانس کنترل‌شده حدود 42.5Ω یا 85Ω را با تلرانس تقریباً ±5% بسته به نیاز رابط هدف‌گذاری می‌کنند.
تاب‌برداشت برای پکیج‌های بزرگ چگونه کنترل می‌شود؟
مهندسان با استفاده از مواد با CTE پایین، تعادل مس، تقارن Stackup، شبیه‌سازی حرارتی و فیکسچرهای مونتاژ، تاب‌برداشت را کنترل می‌کنند.
آیا فناوری پل Chiplet از طراحی‌های Co-Packaged Optics پشتیبانی می‌کند؟
بله. Co-Packaged Optics نیز به طراحی مشترک مشابهی بین مدیریت حرارتی، مسیرکشی الکتریکی، ساختار پکیج و نیازهای هم‌ترازی نیاز دارد.
منابع مرتبط
- قابلیت‌های HDI PCB: فناوری‌های Microvia و Fine-line مورد استفاده در زیرلایه‌های پیشرفته را بررسی کنید.
- PCB سرور دیتاسنتر: نیازمندی‌های بردهای سرور معمولی را بررسی کنید.
- مواد Megtron PCB: با نیازمندی‌های لمینت‌های کم‌اتلاف آشنا شوید.
- مونتاژ BGA و Fine Pitch: نیازمندی‌های مونتاژ با گام ریز را درک کنید.
واژه‌نامه PCB پل Chiplet
| اصطلاح | تعریف |
|---|---|
| Chiplet | یک دای نیمه‌هادی ماژولار که همراه با دای‌های دیگر در یک پکیج ترکیب می‌شود. |
| Interposer | ساختار مسیرکشی که Chipletها و زیرلایه‌های پکیج را به هم متصل می‌کند. |
| mSAP | فرآیند Semi-Additive اصلاح‌شده که برای مسیرکشی مسی بسیار ریز استفاده می‌شود. |
| ABF | فیلم Build-up شرکت Ajinomoto که در زیرلایه‌های پیشرفته IC استفاده می‌شود. |
| Bump Pitch | فاصله بین Bumpهای مجاور در پکیج. |
| CTE | ضریب انبساط حرارتی که رفتار انبساط ماده را توصیف می‌کند. |
| TSV | ویا عبوری از سیلیکون که لایه‌های سیلیکونی را به‌صورت عمودی متصل می‌کند. |
| RDL | لایه توزیع مجدد که برای مسیرکشی با چگالی بالا در پکیج استفاده می‌شود. |
| UBM | متالیزاسیون زیر Bump که اتصال Bump لحیمی را پشتیبانی می‌کند. |
| LDI | تصویربرداری مستقیم لیزری که برای ایجاد الگوی دقیق مدار استفاده می‌شود. |
درخواست قیمت برای PCB پل Chiplet دیتاسنتر (بررسی Design for Manufacturability (DFM) + قیمت‌گذاری)
آماده انتقال طراحی پرفرمنس بالای خود به تولید هستید؟ APTPCB بررسی‌های تخصصی DFM را برای زیرلایه‌های پیشرفته Chiplet و ارتباطات دیتاسنتر ارائه می‌دهد.
برای دریافت قیمت دقیق و ارزیابی مهندسی، لطفاً موارد زیر را ارائه دهید:
- فایل‌های Gerber/ODB++.
- نقشه Stackup همراه با مواد و اهداف امپدانس.
- چارت دریل و نیازمندی‌های Via.
- Netlist برای اعتبارسنجی الکتریکی.
- تعداد نمونه اولیه و زمان‌بندی تولید.
جمع‌بندی: چگونه ریسک تولید PCB پل Chiplet را کاهش دهیم؟
یک برنامه موفق تولید PCB پل Chiplet دیتاسنتر نیازمند هماهنگی طراحی بین تیم‌های سیلیکون، پکیج، زیرلایه و مونتاژ است. طراحی‌هایی با بالاترین بازده تولید، مواد را از مراحل ابتدایی مشخص می‌کنند، تاب‌برداشت را در تمام سیکل‌های حرارتی کنترل می‌کنند، یکپارچگی سیگنال را پیش از تولید اعتبارسنجی می‌کنند و تأمین‌کنندگانی با توانایی اثبات‌شده در mSAP و پکیجینگ پیشرفته انتخاب می‌کنند.
شریک تولید مناسب فقط با حداقل عرض خط قابل دستیابی سنجیده نمی‌شود، بلکه توانایی آن در حفظ هم‌ترازی تکرارپذیر، عملکرد الکتریکی و قابلیت اطمینان در مقیاس پکیج‌های AI و HPC نیز اهمیت دارد.