یک نمونه اولیه PCB بک‌پلین PCIe 6.0 یک اینترکانکت با هدف تولید است که برای اثبات توانایی یک کانال کامل 64 GT/s PAM4 در برآورده کردن الزامات الکتریکی، مکانیکی و تولیدی پیش از تولید انبوه ساخته می‌شود.
PCIe 6.0 با حرکت به سمت سیگنال‌دهی PAM4، حالت FLIT و تصحیح خطای پیشرو، چالش‌های لایه فیزیکی را افزایش می‌دهد. این بهبودهای پروتکل باعث افزایش قابلیت اطمینان سیستم می‌شوند، اما اتلاف کانال PCB، ناپیوستگی‌های کانکتور، رزونانس ویا، اسکیو یا عدم تطابق طول، و تغییرات فرآیند تولید را حذف نمی‌کنند.
مطمئن‌ترین برنامه‌های نمونه‌سازی، شبیه‌سازی، کنترل‌های ساخت، ساختارهای اندازه‌گیری و اعتبارسنجی سیستم را از همان ابتدا به یکدیگر متصل می‌کنند.
یک نمونه اولیه بک‌پلین PCIe 6.0 باید چه مواردی را اثبات کند؟
یک نمونه اولیه کاربردی باید به تصمیم‌های مشخص مهندسی پاسخ دهد، نه اینکه فقط نشان دهد یک برد قابلیت تولید دارد.
| هدف نمونه اولیه | شواهد مورد نیاز |
|---|---|
| امکان‌پذیری مواد و استک‌آپ | کوپن‌های ساخته‌شده، میکروسکشن، تأیید دی‌الکتریک، پارامترهای S |
| عملکرد کانکتور و انتقال ویا | همبستگی 3D EM، تست TDR، اندازه‌گیری افت درج |
| حاشیه کامل کانال | شبیه‌سازی انتها به انتها و پاسخ اندازه‌گیری‌شده کانال |
| تصمیم‌گیری درباره معماری رتایمر | آموزش لینک و رفتار خطا در گزینه‌های مختلف توپولوژی |
| تکرارپذیری تولید | پنل‌های متعدد، سوابق فرآیند، گزارش‌های بازرسی |
| یکپارچه‌سازی مکانیکی | تطبیق کانکتور، کیفیت پرس‌فیت، سازگاری با شاسی |
یک نمونه اولیه اول که فقط لینک را برقرار می‌کند، مدرک کافی برای تأیید تولید نیست. نمونه اولیه باید نشان دهد کدام فرضیات اعتبارسنجی شده‌اند و حاشیه باقی‌مانده تا چه حد به اجزای سیستم وابسته است.
چه تغییراتی در طراحی PCB بک‌پلین PCIe 6.0 ایجاد می‌شود؟
PCIe 6.0 با سرعت 64 GT/s برای هر لاین و با استفاده از سیگنال‌دهی PAM4 همراه با حالت FLIT و تصحیح خطای پیشرو کار می‌کند. این تغییرات پهنای باند بیشتری فراهم می‌کنند اما الزامات کیفیت کانال را سخت‌تر می‌سازند.
کانال PCB باید عملکرد قابل قبول را در مسیرهای زیر حفظ کند:
- پکیج فرستنده و مسیر خروجی روی برد.
- بخش‌های PCB میزبان.
- ترک‌های بک‌پلین.
- کانکتورهای پرس‌فیت.
- کارت افزونه یا برد نهایی.
- رتایمرها یا سوئیچ‌ها در صورت استفاده.
بودجه کامل کانال از هر ویژگی منفرد PCB مهم‌تر است.
مهندسان چگونه باید مواد PCB بک‌پلین PCIe 6.0 را انتخاب کنند؟
انتخاب مواد باید با مدل‌سازی کانال آغاز شود، نه فقط با دسترسی به لمینیت.
موارد زیر را ارزیابی کنید:
- ثابت دی‌الکتریک و ضریب اتلاف.
- مدل زبری مس.
- ضخامت نهایی مس.
- ضخامت دی‌الکتریک پس از پرس.
- تغییرات درصد رزین.
- توانایی تولید در تعداد لایه مورد نیاز.
برای کانال‌های طولانی‌تر یا مسیرهایی با چندین انتقال کانکتور ممکن است به مواد با اتلاف بسیار کم نیاز باشد، در حالی که کانال‌های کوتاه‌تر ممکن است گزینه‌های گسترده‌تری از مواد را امکان‌پذیر کنند.
زوج‌های دیفرانسیلی را در مجاورت پلن‌های مرجع پیوسته نگه دارید. واقعیت‌های تولید مانند ماسک لحیم، فینیش سطح، تغییرات مس و انتقال‌های واقعی بین لایه‌ها را نیز در مدل وارد کنید.
ماتریس انتخاب مواد و استک‌آپ PCIe 6.0
| شرایط طراحی | نگرانی اصلی | روش اعتبارسنجی |
|---|---|---|
| کانال بک‌پلین طولانی | تجمع افت درج | شبیه‌سازی کانال و پارامترهای S |
| چندین کانکتور | افت برگشتی و ناپیوستگی‌ها | همبستگی مدل کانکتور |
| انتقال‌های مسیریابی متراکم | کراس‌تاک و تبدیل مد | تحلیل 3D EM |
| محدودیت شدید ضخامت مکانیکی | تغییرات امپدانس | اندازه‌گیری کوپن |
| بک‌پلین با تعداد لایه بالا | ثبت لایه‌ها و تغییرات ساخت | بررسی استک‌آپ و بازرسی |
کانکتورها و ویاها چگونه بر عملکرد بک‌پلین PCIe 6.0 تأثیر می‌گذارند؟
کانکتورهای بک‌پلین و میدان‌های ویا، ناپیوستگی‌های الکترومغناطیسی سه‌بعدی ایجاد می‌کنند.
ساختارهای مهم شامل موارد زیر هستند:
- زوج ویاهای دیفرانسیلی.
- ساختارهای مسیر برگشت زمین.
- میدان پایه‌های کانکتور.
- هندسه آنتی‌پد.
- سوراخ‌های پرس‌فیت.
- بشکه‌های بک‌دریل‌شده.
- انتقال‌های بین لایه‌ها.
هر انتقال باید به‌عنوان بخشی از کانال تحلیل شود.
| آیتم طراحی | ریسک الکتریکی | روش تأیید |
|---|---|---|
| زوج ویا دیفرانسیلی | ناپیوستگی امپدانس و تبدیل مد | 3D EM به همراه TDR/پارامترهای S |
| ویاهای مسیر برگشت زمین | اختلال جریان برگشتی | تحلیل میدان |
| هندسه آنتی‌پد | ظرفیت اضافی و کراس‌تاک | شبیه‌سازی پارامتریک |
| استاب باقی‌مانده ویا | رزونانس و افت کانال | بررسی تلرانس بک‌دریل و TDR |
| سوراخ پرس‌فیت | تعامل مکانیکی/الکتریکی | توانایی تأمین‌کننده و میکروسکشن |
| خروج زوج از ناحیه کانکتور | اسکیو دیفرانسیلی | استخراج داده‌های لایه‌بندی |
الزامات بک‌دریل بک‌پلین PCIe 6.0 چگونه باید مشخص شوند؟
بک‌دریل باید بر اساس استک‌آپ واقعی و هدف شبیه‌سازی‌شده برای طول استاب باقی‌مانده تعیین شود.
مشخصات تولید باید شامل موارد زیر باشد:
- طول هدف استاب باقی‌مانده.
- تلرانس عمق بک‌دریل.
- مرجع اندازه‌گیری.
- الزامات آبکاری.
- روش بازرسی.
- الزامات میکروسکشن.
حذف بیش از حد طول بشکه ویا می‌تواند بر قابلیت اطمینان مکانیکی تأثیر بگذارد. باقی گذاشتن طول استاب زیاد می‌تواند در فرکانس‌های بالا رفتار رزونانسی ایجاد کند.
مشخصات صحیح بک‌دریل باید بین عملکرد الکتریکی و قابلیت اطمینان تولید تعادل ایجاد کند.
چه تست‌های اعتبارسنجی برای نمونه اولیه بک‌پلین PCIe 6.0 مورد نیاز است؟
یک جریان اعتبارسنجی کامل، بازرسی ساخت، اندازه‌گیری الکتریکی و تست سیستم را ترکیب می‌کند.
توالی اعتبارسنجی نمونه اولیه
- تأیید استک‌آپ مناسب تولید و مدل‌های کانکتور.
- ساخت کوپن‌های امپدانس و ساختارهای نماینده کانال.
- اندازه‌گیری ضخامت دی‌الکتریک نهایی، هندسه مس، آبکاری و عمق بک‌دریل.
- مقایسه TDR و پارامترهای S اندازه‌گیری‌شده با شبیه‌سازی.
- مونتاژ کانکتورهای تولیدی و فرآیندهای ساخت.
- اعتبارسنجی آموزش لینک با پردازنده ریشه و تجهیزات نهایی نماینده.
- تست عرض‌های لاین مورد نیاز، گزینه‌های توپولوژی، شرایط دمایی و حالت‌های کاری.
- تکرار اعتبارسنجی روی پنل‌های مشابه تولید پیش از عرضه.
عملکرد لینک با تصحیح FEC نباید به‌عنوان حاشیه فیزیکی نامحدود تفسیر شود. عملکرد الکتریکی و رفتار خطای سیستم باید هم‌زمان پایش شوند.
جدول تصمیم‌گیری حالت خرابی بک‌پلین PCIe 6.0
| حالت خرابی | علت معمول | روش بررسی | اقدام اصلاحی |
|---|---|---|---|
| افت درج بیش از حد | اتلاف ماده، زبری مس، کانال طولانی | اندازه‌گیری پارامترهای S | اصلاح استک‌آپ یا توپولوژی |
| خرابی افت برگشتی | ناپیوستگی کانکتور یا ویا | TDR و همبستگی 3D EM | بهینه‌سازی هندسه انتقال |
| خطاهای کراس‌تاک | مسیریابی متراکم یا مسیر برگشت ضعیف | شبیه‌سازی میدان و اندازه‌گیری | بهبود فاصله‌گذاری و ساختار مرجع |
| ناپایداری لینک | حاشیه ناکافی کانال | اعتبارسنجی سیستم و تحلیل خطا | تنظیم مجدد بودجه کانال |
| تغییرات تولید | عدم یکنواختی استک‌آپ یا فرآیند | مقایسه کوپن و بچ تولید | سخت‌گیری بیشتر در کنترل ساخت |
| نقض اسکیو | عدم تقارن زوج یا اثرات ماده | استخراج و اندازه‌گیری | اصلاح هندسه مسیرها |
چه مواردی باید در RFQ مربوط به PCB بک‌پلین PCIe 6.0 درج شود؟
تأمین‌کننده باید اطلاعات کافی برای بازتولید محیط الکتریکی هدف دریافت کند.
چک‌لیست تأمین‌کننده PCB بک‌پلین PCIe 6.0
- نسخه PCIe، تعداد لاین‌ها و توپولوژی.
- طول بخش‌های کانال و بودجه افت.
- شماره قطعات کانکتور و مدل‌های تأمین‌کننده.
- جزئیات معماری رتایمر یا سوئیچ.
- استک‌آپ، گرید لمینیت و الزامات مس.
- الزامات امپدانس کنترل‌شده.
- نگاشت زوج‌های دیفرانسیلی.
- مشخصات ساختار ویا و بک‌دریل.
- الزامات آنتی‌پد و مسیر برگشت.
- الزامات کوپن.
- الزامات اندازه‌گیری TDR و پارامترهای S.
- روش حذف امبدینگ.
- معیارهای پذیرش مکانیکی و پرس‌فیت.
- برنامه نمونه‌برداری پنل.
- الزامات کنترل تغییرات.
یک پکیج RFQ کامل، چرخه‌های بازطراحی را کاهش می‌دهد زیرا سازنده PCB می‌تواند فرضیات الکتریکی را پیش از تولید اعتبارسنجی کند.
PCB بک‌پلین، PCB پرسرعت و مواد PCB Megtron را بررسی کنید، سپس پکیج کنترل‌شده را از طریق صفحه درخواست قیمت PCB ارسال کنید.
پرسش‌های متداول نمونه اولیه بک‌پلین PCIe 6.0
نرخ انتقال PCIe 6.0 چیست؟
PCIe 6.0 با سرعت 64 GT/s برای هر لاین کار می‌کند و از سیگنال‌دهی PAM4 همراه با مکانیزم‌های حالت FLIT و تصحیح خطای پیشرو تعریف‌شده توسط PCI-SIG استفاده می‌کند.
آیا هر بک‌پلین PCIe 6.0 به رتایمر نیاز دارد؟
خیر. نیاز به رتایمر به افت کامل کانال، توپولوژی و پیاده‌سازی سیستم بستگی دارد. پیش از انتخاب توپولوژی، کانال باید بودجه‌بندی و شبیه‌سازی شود.
آیا لمینیت کم‌اتلاف برای PCIe 6.0 کافی است؟
خیر. کانکتورها، ویاها، استاب‌ها، اسکیو، کراس‌تاک و بخش‌های پکیج یا برد می‌توانند عملکرد کانال را تعیین کنند.
الزامات بک‌دریل چگونه باید مستند شوند؟
اهداف استاب باقی‌مانده، تلرانس‌ها، مراجع استک‌آپ و روش‌های بازرسی باید بر اساس شبیه‌سازی و توانایی تولید مشخص شوند.
چه مواردی باید در نمونه اولیه PCIe 6.0 مطابق با هدف تولید باشند؟
نمونه اولیه باید از ماده، استک‌آپ، ساختار مس، سیستم کانکتور، فرآیند ویا/بک‌دریل، روش مونتاژ و ساختارهای اعتبارسنجی مورد نظر برای اثبات هر فرضیه استفاده کند.
استانداردها و مراجع
- مشخصات پایه PCI Express نسخه 6.x — PCI-SIG
- مشخصات الکترومکانیکی کارت PCI Express — PCI-SIG
- IPC-6012 — الزامات تأیید صلاحیت و عملکرد بردهای مدار چاپی صلب
- IPC-2221 — طراحی عمومی برد مدار چاپی
- IPC-2141 — بردهای مدار چاپی با امپدانس کنترل‌شده و طراحی منطق پرسرعت
- IPC-TM-650 — روش‌های تست برد مدار چاپی
از مشخصات و مدارک انطباق فعلی PCI-SIG که برای برنامه در دسترس هستند استفاده کنید.