- PCIe Gen6 باید به‌عنوان یک مسئله انتشار اینترکانکت پرسرعت بررسی شود، نه صرفاً به‌عنوان یک برچسب توانمندی کلی.
- فشار Gen6 افزایش می‌یابد، زیرا مشخصات عمومی PCIe 6.0 شامل
64.0 GT/sوPAM4است؛ بنابراین ناپیوستگی‌های موضعی سریع‌تر از چیزی که روش‌های بررسی نسل‌های قبلی تصور می‌کنند، حاشیه اطمینان را مصرف می‌کنند. - مهم‌ترین تفکیک اولیه بین مالکیت مسیر روی برد، جهت‌گیری استکاپ و مواد، کنترل انتقال‌های موضعی، و شواهد اعتبارسنجی موردنیاز پیش از انتشار است.
- بسیاری از تأخیرهای Gen6 از پکیج‌هایی ناشی می‌شوند که از زبان رابط پیشرفته استفاده می‌کنند، اما هندسه لانچ، استراتژی وایا، مالکیت بریک‌اوت، یا وضعیت بک‌دریل را مبهم باقی می‌گذارند.
- یک برد می‌تواند از نظر الکتریکی بلندپروازانه به نظر برسد، اما اگر پکیج انتشارش نشان ندهد کدام بخش‌های مسیر واقعاً کنترل شده‌اند و کدام بخش‌ها همچنان متعلق به اعتبارسنجی کانکتور، پکیج، کابل یا پلتفرم هستند، برای تولید انبوه آماده نباشد.
- ایمن‌ترین مسیر انتشار این است که تأیید ساخت، همبستگی امپدانس، شواهد اولین ساخت، و اعتبارسنجی SI یا پلتفرم بعدی از یکدیگر جدا نگه داشته شوند، نه اینکه کل برد صرفاً «تست‌شده» نامیده شود.
پاسخ سریع
یک PCB مربوط به PCIe Gen6 باید به‌عنوان یک پکیج اینترکانکت پرسرعت در سطح برد بررسی شود که تحت فشار64.0 GT/sوPAM4قرار دارد. نخستین پرسش‌های مهندسی این هستند که مسیر Gen6 دقیقاً کدام بخش را متعلق به برد می‌داند، آیا استکاپ و خانواده مواد با بار مسیریابی هماهنگ هستند، لانچ‌های کانکتور و انتقال‌های وایا چگونه کنترل شده‌اند، و چه شواهدی باید پیش از انتشار پایلوت یا تولید وجود داشته باشد.
برای چارچوب کلی‌تر انتشار که مالکیت مسیر، جهت‌گیری مواد، لانچ‌های موضعی، شرایط شیلدینگ و اعتبارسنجی لایه‌ای را کنار هم قرار می‌دهد، به راهنمای تولید PCB پرسرعت و RF مراجعه کنید.
اگر ریسک اصلی از افت کانال دیجیتال به حساسیت مسیر دریافت، وضعیت شیلدینگ و بررسی مرحله‌ای پیش از انطباق تغییر کرده است، ادامه مطلب چگونه یک PCB فرانت‌اند RF کم‌نویز را پیش از تست پیش‌انطباق بررسی کنیم را بخوانید.
لنگرهای پارامترهای عمومی
| منبع / روش | پارامترهای نمونه | سناریو | محدوده |
|---|---|---|---|
| پرسش‌های متداول PCI-SIG PCIe 6.0 | 64.0 GT/s، PAM4، FEC، Flit Mode |
چارچوب سیستم برای بررسی Gen6 | مدرک انطباق یا قبولی/رد نیست |
| صفحه PCB پرسرعت APT | Dk ≤ 3.5، Df ≤ 0.0015، ±5% impedance، فاصله خط/فضای 3/3 mil، میکروویا لیزری 0.067 mm |
تحویل DFM و ساخت برای بردهای پرسرعت | زمینه توانمندی، نه قانون عمومی هر برد |
| صفحه دریلینگ APT | بک‌دریل کنترل‌شده و پاک‌سازی استاب، زبان هدف استاب 0.25 mm |
پاک‌سازی انتقال‌های ویا پرسرعت | هر بردی به یک وضعیت بک‌دریل مشابه نیاز ندارد |
| دیتاشیت Isola Tachyon 100G | Dk 3.02، Df 0.0015-0.0016 در یک ردیف استاندارد جدول |
نمونه جهت‌گیری مواد برای ساخت‌های دیجیتال بسیار پرسرعت | فقط جهت‌گیری مواد، نه تأیید خودکار Gen6 |
| صفحه Panasonic MEGTRON 7 | موقعیت‌دهی Dk/Df بسیار پایین برای بردهای سرور/روتر پرسرعت |
جهت‌گیری خانواده مواد | جایگزین بررسی لانچ، وایا یا اعتبارسنجی نیست |
اگر مقاله عددی منتشر می‌کند، آن عدد را همیشه همراه با روشی که آن را تولید کرده و محدوده‌ای که آن را محدود می‌کند نگه دارید.
فهرست مطالب
- مهندسان ابتدا چه چیزی را باید بررسی کنند؟
- Gen6 در سطح برد چه چیزی را تغییر می‌دهد؟
- کدام آیتم‌های پکیج معمولاً بیشترین بررسی را نیاز دارند؟
- چرا استکاپ و جهت‌گیری مواد باید با هم بررسی شوند
- لانچ‌ها و وایاها چگونه باید بررسی شوند؟
- چرا محدوده اعتبارسنجی باید لایه‌ای باقی بماند
- پیش از انتشار تولید انبوه چه چیزهایی باید فریز شوند؟
- گام‌های بعدی با APTPCB
- سؤالات متداول
- منابع عمومی
مهندسان ابتدا چه چیزی را باید بررسی کنند؟
بررسی را با مالکیت برد، استکاپ و جهت‌گیری مواد، انتقال‌های موضعی و محدوده اعتبارسنجی آغاز کنید.
ترتیب بررسی ایمن به شکل زیر است:
- مشخص کنید کدام بخش از مسیر PCIe Gen6 واقعاً متعلق به برد است
- تأیید کنید که برد یک برد میزبان، کارت شتاب‌دهنده، بخش بک‌پلین، ناحیه رایزر یا انتقال نزدیک کانکتور است
- بررسی کنید که آیا استکاپ و خانواده مواد با بار مسیریابی هماهنگ هستند یا فقط نام رابط اصلی در نظر گرفته شده است
- اطمینان حاصل کنید که هندسه لانچ، استراتژی وایا و وضعیت بک‌دریل به‌صورت مشخص در پکیج انتشار تعریف شده‌اند
- مشخص کنید پیش از تحویل به پایلوت و تولید انبوه چه شواهدی موردنیاز است
Gen6 در سطح برد چه چیزی را تغییر می‌دهد؟
PCIe Gen6 فشار روی سطح برد را از سه مسیر مرتبط افزایش می‌دهد.
نخست، چارچوب عمومی PCIe 6.0 شامل 64.0 GT/s و PAM4 است؛ بنابراین بررسی برد نمی‌تواند به‌عنوان ادامه ساده عادت‌های قدیمی PCIe انجام شود. برای توضیح نتیجه عملی نیازی نیست مقاله وانمود کند که انطباق پروتکل را اثبات می‌کند: اختلالات الکتریکی کوچک‌تر در مسیر PCB هزینه بیشتری ایجاد می‌کنند و ابهام درباره بخش واقعاً متعلق به برد کمتر قابل قبول خواهد بود.
دوم، این فشار مستقیماً به استکاپ و جهت‌گیری مواد منتقل می‌شود. تیم‌ها معمولاً نیاز به خانواده لمینیت با افت کمتر را تشخیص می‌دهند، اما همچنان برد را طوری بررسی می‌کنند که گویی مالکیت مسیر کاملاً مشخص است. در جلسات واقعی انتشار، سؤال حل‌نشده معمولاً این نیست که «آیا ماده رده‌بالا انتخاب کرده‌ایم؟» بلکه این است که «کدام بخش از این مسیر واقعاً توسط PCB کنترل می‌شود و آیا آن مسیر به لایه‌ها، ساختارهای مرجع و انتقال‌هایی اختصاص داده شده که استکاپ بر اساس آن‌ها طراحی شده است؟»
سوم، Gen6 باعث می‌شود انتقال‌های موضعی بیشتر دیده شوند. لانچ‌های کانکتور، بریک‌اوت‌های BGA، بخش‌های ویا عبوری و تحویل مسیر برگشت می‌توانند زودتر از چیزی که یک دیاگرام عمومی کانال نشان می‌دهد، اعتماد مهندسی را کاهش دهند. به همین دلیل تأیید ساخت، شواهد امپدانس و اعتبارسنجی SI یا پلتفرم بعدی باید جدا باقی بمانند. در غیر این صورت یک علامت تأیید در پکیج بیش از معنای واقعی خود بار مسئولیت پیدا می‌کند.
کدام آیتم‌های پکیج معمولاً بیشترین بررسی را نیاز دارند؟
| آیتم بررسی | موارد قابل کنترل | دلیل اهمیت | نحوه معمول شکست در بررسی |
|---|---|---|---|
| استکاپ | ترتیب لایه‌ها، پلن‌های مرجع و تخصیص لایه سیگنال | استکاپ مبهم باعث ناپایداری کل بررسی می‌شود | نام رابط قبل از ساختار واقعی مسیریابی نهایی می‌شود |
| انتخاب مواد | پروفایل افت، خانواده لمینیت و هدف ساخت | کانال‌های Gen6 نسبت به افت اضافی و فشار طول مسیر حساس هستند | مشخصات مواد فقط ضمنی است و به مسیرهای بحرانی متصل نشده است |
| هندسه لانچ | پدهای کانکتور، آنتی‌پدها، بریک‌اوت و شکل انتقال کوتاه | مشکلات کوچک لانچ معمولاً زودتر حاشیه اطمینان را مصرف می‌کنند | طولانی‌ترین مسیرها بررسی می‌شوند اما ناپیوستگی لانچ کلی باقی می‌ماند |
| استراتژی وایا | ویا عبوری، ویا کور، ویاهای مسیر برگشت و وضعیت بک‌دریل | کنترل استاب اغلب عامل محدودکننده است | بک‌دریل دیر تعریف می‌شود، پس از اینکه تصمیم‌های فرار BGA یا کانکتور ثابت شده‌اند |
| پکیج اعتبارسنجی | TDR، همبستگی SI و شواهد انتشار | یک برچسب کلی «تست‌شده» کافی نیست | داده قبولی ساخت با اثبات کامل کانال اشتباه گرفته می‌شود |
یک توقف رایج زمانی رخ می‌دهد که طراحی «آماده Gen6» نامیده می‌شود، اما پکیج همچنان مانند یک برد پرسرعت عمومی خوانده می‌شود. در این حالت، برچسب جلوتر از شواهد حرکت کرده است.
یک مانع معمول انتشار چنین شکلی دارد: استکاپ از قبل یک خانواده بسیار کم‌افت را نام‌گذاری کرده، تیم مسیریابی یک بخش کانکتور را به‌عنوان مسیر بحرانی Gen6 مشخص کرده و نقشه ساخت به امپدانس کنترل‌شده اشاره می‌کند، اما پکیج انتشار هنوز نشان نمی‌دهد کدام ویاها باید بک‌دریل شوند، کدام نواحی لانچ نیاز به بررسی ویژه دارند، یا مرز برد در کجا پایان می‌یابد و مسئولیت کانکتور یا پلتفرم از کجا آغاز می‌شود. پروژه به اندازه‌ای پیشرفته به نظر می‌رسد که شایسته ورود به برنامه تولید باشد، اما تیم ساخت هنوز نمی‌تواند تشخیص دهد ریسک واقعی در مسیر طولانی، بریک‌اوت کانکتور، انتقال ویا عبوری یا مسیر سیستمی بعدی که خارج از مالکیت کارخانه PCB است قرار دارد. این فاصله الزاماً به معنای بد بودن طراحی نیست، اما به‌طور قابل اطمینانی باعث توقف مهندسی می‌شود، زیرا پکیج برای انتشار منظم و کنترل‌شده به اندازه کافی مشخص نیست.
یک تأخیر رایج دیگر ساده‌تر اما آزاردهنده‌تر است: نقشه نام PCIe Gen6 را ذکر می‌کند، یادداشت مواد به یک خانواده رده‌بالا اشاره دارد و برنامه با عنوان انتشار سریع مشخص شده است، اما تحویل استکاپ هنوز به‌روشنی مشخص نمی‌کند کدام گروه‌های لین واقعاً حساس به افت هستند و کدام‌ها فقط مسیرهای دیجیتال پشتیبان معمولی هستند. در این شرایط تیم CAM یا SI باید بپرسد آیا جهت‌گیری مواد گران‌قیمت برای کل ساخت اعمال می‌شود یا فقط برای یک مسیر کنترل‌شده روی برد. تا زمانی که این موضوع مشخص نشود، بررسی هزینه و ساخت‌پذیری نمی‌تواند به‌صورت کامل بسته شود.
چرا استکاپ و جهت‌گیری مواد باید با هم بررسی شوند
نتیجه‌گیری: زیرا فشار Gen6 فقط از برند لمینیت ایجاد نمی‌شود. این فشار از تعامل استکاپ، طول مسیر، ساختار مسیر برگشت و انتقال‌های موضعی ایجاد می‌شود.
سؤال ایمن‌تر در بررسی این نیست که «آیا ماده رده‌بالا انتخاب کرده‌ایم؟» بلکه این است:
- کدام لین‌ها واقعاً آن‌قدر حساس به افت هستند که مسیر کم‌افت را توجیه کنند؟
- آیا این لین‌ها روی لایه‌ها و ساختارهای مرجعی قرار گرفته‌اند که استکاپ فرض کرده است؟
- آیا استکاپ همچنان مانند یک ساخت پرسرعت عمومی دیده می‌شود، در حالی که بار مسیریابی به مسئله‌ای نزدیک‌تر به کانکتور سنگین یا بک‌پلین تبدیل شده است؟
- آیا از زبان مواد پیشرفته برای جبران یک مشکل انتقال استفاده می‌شود که باید ابتدا در هندسه بررسی می‌شد؟
بخش زیادی از بحث‌های Gen6 در همین نقطه اشتباه می‌روند. خانواده مواد زود انتخاب می‌شود و سپس پکیج انتشار به‌طور ضمنی فرض می‌کند کانال اکنون ایمن است. در عمل، زبان لمینیت رده‌بالا یک لانچ ضعیف، یک بخش ویا عبوری طولانی و کنترل‌نشده یا استکاپی که هرگز لین‌های بحرانی را از مسیرهای دیجیتال عمومی جدا نکرده است، نجات نمی‌دهد.
به همین دلیل نام مواد باید با دقت استفاده شود. Panasonic به‌صورت عمومی MEGTRON 7 را به‌عنوان خانواده‌ای سازگار با HDI برای چیدمان‌های بسیار پرلایه معرفی می‌کند و Isola، Tachyon 100G را به‌عنوان سیستم لمینیت/پری‌پرگ کم‌افت برای کاربردهای دیجیتال بسیار پرسرعت مانند بک‌پلین و کارت‌های توسعه معرفی می‌کند. این موارد برای جهت‌گیری مواد مفید هستند. اما بدون برنامه مسیر مناسب و بررسی انتقال‌ها، اثبات نمی‌کنند که هر برد منتشرشده‌ای به‌صورت خودکار آماده Gen6 است.
اگر تیم نتواند توضیح دهد چرا مسیرهای حساس Gen6 روی مجموعه مشخصی از لایه‌ها قرار دارند و چرا این انتخاب با استراتژی لانچ و ویا هماهنگ است، بررسی استکاپ هنوز کامل نشده است.
لانچ‌ها و وایاها چگونه باید بررسی شوند؟
نتیجه‌گیری: مفیدترین مرز بررسی، محلی است، زیرا بسیاری از مشکلات Gen6 ابتدا در انتقال‌های کوتاه ظاهر می‌شوند، نه در دیاگرام انتزاعی کانال.
بررسی محلی باید روی موارد زیر تمرکز کند:
- کیفیت لانچ کانکتور
- وضعیت انتقال ویا
- کنترل بک‌دریل
- پیوستگی مسیر برگشت نزدیک مسیرهای حساس
از واژگان امپدانس و SI با دقت استفاده کنید. این اصطلاحات برای توصیف بررسی مفید هستند، اما به‌تنهایی انطباق کانال یا بازده تولید را اثبات نمی‌کنند.
یکی از الگوهای شکست تکرارشونده این است که تیم برد بیشتر زمان خود را صرف طولانی‌ترین لین‌های Gen6 می‌کند، در حالی که بررسی ساخت مرتباً به یک ناحیه بسیار کوچک‌تر بازمی‌گردد: بریک‌اوت کانکتور، فرار BGA یا بخش ویا عبوری که هنوز لایه‌های بیشتری از آنچه در یادداشت‌های انتشار آمده عبور می‌کند. به بیان دیگر، برد ممکن است نه به دلیل کنترل‌نشدن کل مسیر، بلکه به دلیل اینکه یک ناحیه انتقال کوچک همان سطح مالکیت مسیر اصلی را دریافت نکرده است، در بررسی شکست بخورد.
به همین دلیل زبان مربوط به انتقال موضعی از فهرست‌های کلی مفیدتر است. اگر هندسه لانچ کانکتور همچنان به‌صورت عمومی و قابل استفاده برای پلتفرم‌های مختلف توصیف شده باشد، تیم بررسی نمی‌تواند تشخیص دهد که آن بخش عمداً تنظیم شده یا فقط از نسل قبلی به ارث رسیده است. اگر وضعیت بک‌دریل به‌جای انتشار رسمی فقط ضمنی باشد، بخش ساخت ممکن است نداند آیا ویا عبوری یک سطح کنترل‌شده SI است یا فقط نتیجه مکانیکی مسیریابی. این ابهام‌ها همیشه باعث شکست فوری نمی‌شوند، اما کیفیت تحویل را ضعیف می‌کنند و همین کیفیت ضعیف تحویل چیزی است که انتشار تولید را متوقف می‌کند.
به همین دلیل بررسی لانچ و ویا باید پیش از انتشار انجام شود، نه بعد از اینکه اولین ساخت نتایج مبهم SI تولید کرد.
چرا محدوده اعتبارسنجی باید لایه‌ای باقی بماند
زیرا کیفیت ساخت، تأیید اولین ساخت، شواهد امپدانس و اعتبارسنجی نهایی هرکدام به پرسش متفاوتی پاسخ می‌دهند.
این زنجیره را جدا نگه دارید:
- بررسی پیش از ساخت
- ساخت نمونه اولیه یا NPI
- شواهد اولین قطعه
- همبستگی SI در صورت نیاز
- تحویل انتشار نهایی
اشتباه رایج این است که اجازه داده شود یک مرحله موفق، جایگزین مراحل دیگر شود. اولین ساخت می‌تواند از نظر مکانیکی صحیح باشد اما همچنان پرسش‌هایی درباره انتقال‌های کنترل‌شده باقی بماند. یک گزارش کوپن یا امپدانس می‌تواند یک خانواده ساختار را تأیید کند بدون اینکه حساس‌ترین لانچ کانکتور را اثبات کند. یک تست سیستمی نهایی می‌تواند مشکل را آشکار کند بدون اینکه مشخص کند مشکل متعلق به برد، کانکتور، کابل، استراتژی رتایمر یا مسیر بزرگ‌تر پلتفرم است.
این رویکرد لایه‌ای ارتباط با تأمین‌کنندگان را نیز بهتر می‌کند. اگر فقط گفته شود برد «Gen6» است، درخواست بیش از حد کلی است و قابل اقدام نیست. اگر به سازنده گفته شود کدام ساختارها نیاز به همبستگی امپدانس دارند، کدام انتقال‌ها حساس‌تر هستند و چه شواهدی پیش از تحویل پایلوت یا تولید انتظار می‌رود، بررسی محدودتر، سریع‌تر و کم‌تنش‌تر خواهد شد.
پیش از انتشار تولید انبوه چه چیزهایی باید فریز شوند؟
موارد زیر را فریز کنید:
- نقش و مالکیت برد
- استکاپ و خانواده مواد
- تخصیص لایه برای لین‌های بحرانی
- استراتژی لانچ و ویا
- وضعیت بک‌دریل و کنترل استاب
- شواهد اعتبارسنجی موردنیاز برای انتشار
اگر این موارد هنوز تغییر می‌کنند، پکیج برای تولید انبوه آماده نیست.
گام‌های بعدی با APTPCB
اگر پکیج PCIe Gen6 شما نیاز به بررسی انتشار دارد، استکاپ، فایل‌های Gerber، یادداشت‌های رابط و انتظارات اعتبارسنجی را به [email protected] ارسال کنید یا پکیج را از طریق صفحه درخواست قیمت بارگذاری کنید. تیم CAM و مهندسی APTPCB می‌تواند بازخورد DFM را ظرف 24 ساعت ارائه دهد.
اگر پکیج هنوز به اصلاح ساختاری نیاز دارد، از PCB پرسرعت، استکاپ PCB یا کنترل امپدانس PCB شروع کنید.
سؤالات متداول
آیا درج نام PCIe Gen6 در نقشه ثابت می‌کند که برد آماده است؟
خیر. نقشه می‌تواند زمینه رابط را مشخص کند، اما آمادگی انتشار همچنان به این بستگی دارد که برد مالک کدام بخش از مسیر است، استکاپ و جهت‌گیری مواد چگونه از آن مسیر پشتیبانی می‌کنند، لانچ‌ها و وایاها چگونه کنترل شده‌اند و کدام لایه‌های اعتبارسنجی تکمیل شده‌اند.
چرا بررسی تا این حد روی لانچ‌های کانکتور و وایاها تمرکز دارد؟
زیرا نواحی انتقال موضعی اغلب سخت‌ترین پرسش‌های انتشار را ایجاد می‌کنند. بحث مسیرهای طولانی ممکن است در جلسات معماری غالب باشد، اما بررسی تولید معمولاً زمانی کند می‌شود که هندسه بریک‌اوت، وضعیت ویا عبوری، پیوستگی مسیر برگشت یا مالکیت بک‌دریل همچنان مبهم باشد.
آیا انتخاب MEGTRON 7 یا Tachyon 100G به‌تنهایی کافی است؟
خیر. این خانواده‌های مواد، لنگرهای مفیدی برای جهت‌گیری دیجیتال پرسرعت هستند، اما اثبات خودکار ایمن بودن مسیر نهایی برد نیستند. برنامه مسیر، مالکیت لایه‌ها، کیفیت لانچ و پکیج اعتبارسنجی همچنان اهمیت دارند.
آیا بازرسی اولین قطعه جایگزین اعتبارسنجی SI می‌شود؟
خیر. شواهد اولین قطعه به تأیید اجرای ساخت کمک می‌کند، اما جایگزین همبستگی امپدانس یا اعتبارسنجی گسترده‌تر SI و پلتفرم نیست.
تأمین‌کننده پیش از یک بررسی جدی انتشار Gen6 چه چیزهایی باید دریافت کند؟
حداقل شامل: استکاپ، یادداشت‌های نت یا مسیرهای بحرانی، جهت‌گیری مواد، انتظارات انتقال‌های کنترل‌شده و توضیح روشن درباره شواهد موردنیاز پیش از تحویل پایلوت یا تولید.
منابع عمومی
پرسش‌های متداول PCI-SIG PCI Express 6.0
پشتیبانی از زبان عمومی چارچوب PCIe 6.0 درباره64.0 GT/s،PAM4،FECو فشار گسترده‌تر اکوسیستم.صفحه PCB پرسرعت APT
پشتیبانی از زبان عمومی سایت درباره استکاپ‌های کم‌افت، واژگان اعتبارسنجی پرسرعت و زمینه انتشار در سطح برد.صفحه PCB با امپدانس کنترل‌شده APT
پشتیبانی از زمینه عمومی ساخت با ساختارهای امپدانس و تأیید TDR.صفحه دریلینگ PCB APT
پشتیبانی از زمینه عمومی بک‌دریل با عمق کنترل‌شده و پاک‌سازی استاب.صفحه خانواده Panasonic MEGTRON 7
پشتیبانی از موقعیت‌دهی عمومی و محافظه‌کارانهMEGTRON 7به‌عنوان خانواده سازگار باHDIبرای چیدمان‌های PCB با تعداد لایه بسیار بالا.دیتاشیت Isola Tachyon 100G
پشتیبانی از موقعیت‌دهی عمومی و محافظه‌کارانهTachyon 100Gبه‌عنوان سیستم لمینیت/پری‌پرگ کم‌افت برای کاربردهای دیجیتال بسیار پرسرعت.صفحه پورتفولیوی TE Connectivity 112G
پشتیبانی از زمینه اکوسیستم عمومی و محافظه‌کارانه که فشار سرعت‌های بالاتر برد به معماری کانکتور و کابل نیز گسترش می‌یابد.