PCB سرور Xeon یک مادربرد با تعداد لایه زیاد است که بر اساس تعریف پلتفرم Intel، توپولوژی حافظه، فابریک PCI Express، شبکه توزیع توان، رابط‌های مدیریتی، کانکتورها و سیستم حرارتی شاسی طراحی می‌شود. چالش ساخت فقط نام پردازنده نیست؛ بلکه حفظ بسیاری از رابط‌های حساس به اتلاف، زمان‌بندی، توان و مکانیک در تمام مراحل تعریف استکاپ، چیدمان، ساخت، مونتاژ و اعتبارسنجی سیستم است.
نکات کلیدی
- کار را از راهنماهای طراحی پلتفرم دارای مجوز، نیازمندی‌های پردازنده/سوکت، توپولوژی حافظه، مشخصات کانکتورها و بودجه کانال‌ها آغاز کنید. قوانین عمومی طراحی برد سرور نمی‌توانند جایگزین این موارد شوند.
- PCIe 5.0 با سرعت 32 GT/s کار می‌کند. PCIe 6.0 با سرعت 64 GT/s کار می‌کند و سیگنالینگ PAM4، حالت FLIT و FEC را اضافه می‌کند؛ بنابراین کنترل ناپیوستگی، اتلاف و انضباط اعتبارسنجی دشوارتر می‌شود.
- لمینیت و پروفایل مس را بر اساس اتلاف مدل‌سازی‌شده کانال، زبری شیشه‌بافت، عملکرد حرارتی، دسترسی مواد و توانمندی ساخت انتخاب کنید، نه فقط بر اساس نام تجاری.
- بک‌دریل، ساختارهای HDI و تعداد لایه زیاد فقط زمانی مفید هستند که طراحی کانال و فرار مسیرها (Escape Design) هزینه تحمل و بازرسی اضافه آن‌ها را توجیه کند.
- پکیج‌های قیمت‌گذاری و تأیید صلاحیت باید کوپن‌ها، شواهد امپدانس/اتلاف، محدودیت استاب باقی‌مانده بک‌دریل، رجیستریشن، رابط‌های پرس‌فیت، تختی برد و کنترل تغییرات را مشخص کنند.
چه مواردی باید قبل از مسیریابی جزئیات نهایی شوند؟
استکاپ برد و معماری مکانیکی بخشی از طراحی الکتریکی هستند. ورودی‌های زیر باید به‌صورت هم‌زمان نهایی شوند:
- پردازنده/سوکت و نسخه پلتفرم؛
- تعداد DIMM، توپولوژی، جانمایی و نرخ داده حافظه؛
- نسل PCIe، نقشه لاین‌ها، نقاط اتصال کانکتور یا قطعات، ری‌تایمرها و بودجه کانال؛
- شبکه پرسرعت، ذخیره‌سازی، کلاک، مدیریت و رابط‌های دیباگ؛
- ابعاد برد، شاسی، جریان هوا، هیت‌سینک‌ها، نواحی ممنوعه، تقویت‌کننده‌ها و محل کانکتورها؛
- جریان ریل‌های توان، گذراها، توالی روشن‌شدن، تله‌متری و نیازمندی‌های دیکاپلینگ؛ و
- پنل ساخت، محدوده تعداد لایه، ساختارهای ویا، دسترسی بک‌دریل و استراتژی تست.
تأمین‌کننده می‌تواند یک استکاپ قابل ساخت پیشنهاد دهد، اما مالک پلتفرم باید آن را در برابر مدل‌های یکپارچگی سیگنال و توان تأیید کند.
طراحی کانال PCIe و کنترل‌های ساخت
در سرعت‌های 32 GT/s و 64 GT/s، کانال کامل شامل پکیج، ترک‌های PCB، ویاها، کانکتورها، کارت‌های افزوده یا کابل‌ها و هرگونه ری‌تایمر است. امپدانس PCB تنها یک بخش از این بودجه است.
| ویژگی کانال | ریسک | شواهد طراحی یا ساخت |
|---|---|---|
| طول زیاد ترک | اتلاف درج و بسته‌شدن چشم سیگنال | اتلاف مدل‌سازی‌شده با لمینیت/مس انتخابی و داده کوپن اندازه‌گیری‌شده |
| تغییر لایه | ظرفیت خازنی و استاب بشکه بدون استفاده | بررسی مدل سه‌بعدی، تصمیم بک‌دریل یا HDI، کوپن/مقطع‌نگاری |
| اتصال کانکتور | ناپیوستگی امپدانس محلی | فوت‌پرینت تأییدشده کانکتور به همراه اعتبارسنجی مدل و حل‌گر میدان |
| تغییر مرجع | ناپیوستگی مسیر برگشت و تبدیل مد مشترک | ساختار دوخت نزدیک و بررسی تغییر مرجع |
| عدم تقارن زوج | اسکیو داخل زوج و تبدیل مد | هندسه، استراتژی شیشه‌بافت و اندازه‌گیری اسکیو در صورت نیاز |
| تغییرات ساخت | انحراف امپدانس و اتلاف | استکاپ کنترل‌شده، هندسه ترک، داده دی‌الکتریک/مس و کوپن‌ها |
بک‌دریل، بشکه آبکاری‌شده بدون استفاده را در زیر یا بالای اتصال فعال حذف می‌کند. سمت دریل، لایه هدف، استاب باقی‌مانده نهایی، تلرانس رجیستریشن و روش بازرسی را تعریف کنید. عبارت «همه ویاهای پرسرعت را بک‌دریل کنید» یک دستور ساخت کامل نیست.
برای قابلیت‌های مرتبط، PCB پرسرعت، PCB با تعداد لایه زیاد و PCB بک‌پلین را ببینید.
مسیریابی DDR5 به توپولوژی وابسته است
طراحی DDR5 باید مطابق پیاده‌سازی انتخاب‌شده پردازنده و حافظه انجام شود. فرمان/آدرس/کنترل، کلاک‌ها، استروب‌های داده، بیت‌های داده، هشدار/ریست، ولتاژهای مرجع و ریل‌های توان، یک قانون طول یکسان و عمومی ندارند.
تیم طراحی باید موارد زیر را ارائه دهد:
- توپولوژی تأییدشده و جانمایی DIMM/قطعه؛
- اهداف امپدانس و فرضیات تلرانس؛
- محدودیت‌های زمان‌بندی/اسکیو داخل گروه و بین گروه‌ها؛
- مدل‌های پکیج، کانکتور و حافظه استفاده‌شده در شبیه‌سازی؛
- قوانین ویا و تغییر مرجع؛
- فرضیات ترمینیشن، ODT و یکپارچگی توان؛ و
- خروجی‌های موردنیاز شبیه‌سازی و اعتبارسنجی آزمایشگاهی.
همه تلرانس‌های مسیریابی را «برای اطمینان بیشتر» سخت‌گیرانه نکنید. محدودیت‌های غیرضروری تعداد لایه، کوپلینگ مسیرهای مارپیچی، تراکم مسیریابی و هزینه ساخت را افزایش می‌دهند. محدودیت‌های پلتفرم را فقط روی مسیرهایی اعمال کنید که واقعاً به آن نیاز دارند.
انتخاب مواد کم‌اتلاف و مس
انتخاب مواد باید بر اساس رفتار دی‌الکتریک وابسته به فرکانس، تلفات، زبری مس، شیشه‌بافت، عملکرد حرارتی، دسترسی ضخامت و فرآیند تأییدشده سازنده انجام شود.
| تصمیم | سؤال خریدار |
|---|---|
| خانواده لمینیت | آیا اتلاف اندازه‌گیری‌شده کانال در تمام تغییرات تولید، داخل بودجه باقی می‌ماند؟ |
| پروفایل مس | آیا زبری در مدل لحاظ شده و در تأمین کنترل می‌شود؟ |
| ضخامت دی‌الکتریک | آیا تأمین‌کننده می‌تواند هندسه موردنیاز برای امپدانس و تراکم مسیریابی را حفظ کند؟ |
| نوع شیشه | آیا ریسک اسکیو برای طولانی‌ترین و حساس‌ترین زوج‌ها قابل قبول است؟ |
| استکاپ ترکیبی | آیا ریسک‌های اتصال، حرارت، رجیستریشن و دسترسی مواد مشخص شده‌اند؟ |
| ماده جایگزین | آیا هم‌ارزی بر اساس خواص اندازه‌گیری‌شده و شبیه‌سازی مجدد تعریف شده، نه فقط یک دسته‌بندی بازاری؟ |
جایگزینی مواد را فقط از طریق بررسی مهندسی کنترل‌شده انجام دهید. مقدار اسمی Dk یا برچسب «کم‌اتلاف» برای یک پلتفرم سرور کافی نیست.
یکپارچگی توان و طراحی حرارتی-مکانیکی
مادربردهای سرور جریان بالایی را بین پردازنده، حافظه، شتاب‌دهنده‌ها، ذخیره‌سازی، فن‌ها و مدارهای مدیریتی توزیع می‌کنند. شبکه توزیع توان باید اهداف افت DC و امپدانس گذرا را برآورده کند و هم‌زمان با تقسیم صفحات، ویاها، سوکت‌ها و مسیریابی فشرده پرسرعت سازگار باشد.
مسیر VRM تا بار، اندوکتانس نصب خازن، پخش‌شدن صفحه، رابط سوکت و تعامل ریل‌ها را مدل‌سازی کنید. اتصالات تله‌متری و سنجش را در مرجع بار موردنظر قرار دهید. رمپ ریل، توالی روشن‌شدن، ریپل، پاسخ گذرا، اشتراک جریان و مدیریت خطا را روی سخت‌افزار بررسی کنید.
از نظر مکانیکی، سوکت‌های بزرگ، بانک‌های DIMM، هیت‌سینک‌ها، کانکتورهای پرس‌فیت و پیچ‌های شاسی می‌توانند باعث خم‌شدن PCB شوند. ضخامت، تختی، نواحی ممنوعه، تقویت‌کننده‌ها، پشتیبانی نصب، ترتیب گشتاور و فشردگی رابط حرارتی را مشخص کنید. تختی برد خام به‌تنهایی شکل برد مونتاژشده کامل را پیش‌بینی نمی‌کند.
شواهد ساخت و NPI
| مرحله | شواهد مورد درخواست |
|---|---|
| ورود مواد | مشخصات لمینیت/مس و داده کنترل‌شده بچ طبق نیازمندی |
| لایه‌های داخلی و لمینیشن | رجیستریشن، ساخت دی‌الکتریک/مس، برنامه کوپن امپدانس |
| دریل و آبکاری | هندسه ویا، نسبت طول به قطر، مس، هم‌راستایی بک‌دریل و استاب باقی‌مانده |
| برد خام نهایی | تست الکتریکی، امپدانس، کوپن اتلاف/اسکیو در صورت نیاز، ابعاد و تختی |
| مونتاژ | SPI، AOI، X-Ray برای اتصالات مخفی، فرآیند پرس‌فیت، بازرسی سوکت/کانکتور |
| راه‌اندازی اولیه | توالی ریل‌ها، کلاک‌ها، کنترلر مدیریت، فریمور، اسکن مرزی و عیب‌یابی |
| اعتبارسنجی پرسرعت | شواهد تطابق/دیباگ PCIe و تست‌های حافظه در پیکربندی‌های تعریف‌شده |
| اعتبارسنجی حرارتی/سیستم | بار کاری، جریان هوا، شرایط ورودی، نقشه حسگرها، نتایج محدودسازی توان و خطا |
برنامه تست باید بین شواهد ساخت برد و تطابق پلتفرم تفاوت قائل شود. عبور یک کوپن امپدانس ثابت نمی‌کند که کل کانال PCIe یا زیرسیستم DDR5 عملکرد صحیح دارد.
دلایل رایج تأخیر NPI
- تغییرات استکاپ پس از مسیریابی به دلیل بررسی‌نشدن زودهنگام دسترسی مواد؛
- کپی‌کردن اتصال کانکتورها بدون توجه به ساختار لایه انتخاب‌شده؛
- دستورهای ناقص بک‌دریل که سمت، هدف، استاب باقی‌مانده یا تلرانس را مشخص نکرده‌اند؛
- معیارهای ناقص برای مواد جایگزین؛
- نبود تعریف کامل برای پشتیبانی سوکت، پرس‌فیت یا هیت‌سینک؛
- مسدودشدن نقاط تست توسط DIMMها، هیت‌سینک‌ها یا سخت‌افزار شاسی؛
- متصل‌نبودن نسخه‌های فریمور، CPLD، BMC یا پیکربندی به نسخه PCBA؛ و
- خطاهای آزمایشگاهی بدون شواهد کانال، شکل موج، کوپن یا حرارتی لازم برای یافتن مکانیزم مشکل.
چک‌لیست RFQ برای PCB سرور Xeon
ارائه دهید:
- داده‌های Gerber یا ODB++، اطلاعات دریل/بک‌دریل، نت‌لیست IPC-356، استکاپ، امپدانس و نقشه‌های ساخت؛
- ابعاد برد، مدل سه‌بعدی، نیازمندی‌های سوکت/کانکتور/پرس‌فیت، ضخامت، تختی و پشتیبانی مکانیکی؛
- نیازمندی‌های مواد و مس به همراه روش تأیید جایگزین/هم‌ارزی؛
- نقشه لایه‌های پرسرعت، کلاس‌های کانال، ساختارهای ویا، تعریف بک‌دریل و نیازمندی کوپن‌ها؛
- BOM، مرکز ثقل قطعات، نقشه‌های مونتاژ، سخت‌افزار حرارتی، برنامه‌ریزی فریمور و معیارهای بازرسی؛
- مسئولیت‌های تست الکتریکی، اسکن مرزی، عملکردی، حافظه، PCIe و حرارتی؛ و
- تعداد نمونه اولیه، پیش‌بینی تولید، رهگیری، گزارش‌دهی و کنترل تغییرات مهندسی.
APTPCB می‌تواند بررسی کند که آیا پکیج پیشنهادی ساخت و مونتاژ از نظر داخلی قابلیت تولید دارد یا خیر. طراحی الکتریکی پلتفرم و تطابق استانداردها همچنان بر عهده تیم توسعه سرور مسئول باقی می‌ماند.
استانداردها و اسناد مرجع
- مشخصات PCI-SIG برای PCI Express 5.0 و PCI Express 6.0
- استانداردهای JEDEC DDR5 SDRAM و ماژول‌ها
- راهنماهای طراحی پلتفرم Intel، شماتیک‌های مرجع و مستندات پردازنده/سوکت برای پلتفرم انتخاب‌شده
- مدل‌ها و یادداشت‌های کاربردی تأمین‌کنندگان کانکتور، ری‌تایمر، کلاک، حافظه و لمینیت
- IPC-2221، IPC-6012، IPC-2141 و روش‌های تست مرتبط IPC-TM-650
سوالات متداول
آیا هر PCB سرور Xeon به تعداد لایه یکسانی نیاز دارد؟
خیر. تعداد لایه به فرار مسیر سوکت، توپولوژی DIMM، تعداد لاین‌ها، صفحات توان، اندازه برد، محل کانکتورها، استراتژی ویا و استکاپ تأییدشده بستگی دارد.
آیا PCIe 6.0 فقط نسخه سریع‌تر PCIe 5.0 است؟
خیر. نرخ انتقال را از 32 GT/s به 64 GT/s دو برابر می‌کند و سیگنالینگ PAM4، حالت FLIT و FEC را معرفی می‌کند. این تغییرات روی استراتژی کانال و اعتبارسنجی اثر می‌گذارند.
آیا بک‌دریل تضمین می‌کند کانال PCIe قبول شود؟
خیر. می‌تواند رزونانس ناشی از استاب ویا را کاهش دهد، اما اتلاف ترک، اتصال‌ها، کانکتورها، تغییرات مرجع، کراس‌تاک، مسیرهای پکیج/کارت و اکولایزیشن همچنان مهم هستند.
آیا سازنده PCB باید قوانین تطبیق طول DDR5 را انتخاب کند؟
خیر. تیم طراحی پلتفرم، توپولوژی و محدودیت‌های زمان‌بندی را بر اساس نیازمندی‌های پردازنده/حافظه و شبیه‌سازی تعیین می‌کند. سازنده فقط بررسی می‌کند که هندسه حاصل قابل ساخت باشد.
آیا IPC Class 3 به‌صورت خودکار برای بردهای دیتاسنتر لازم است؟
خیر. خریدار باید کلاس عملکرد قابل‌اعمال و هرگونه نیازمندی اضافی پذیرش و قابلیت اطمینان مخصوص سرور را تعریف کند.
کانال، توان و مکانیک را هم‌زمان تأیید صلاحیت کنید
یک مادربرد سرور زمانی سریع‌تر به تولید می‌رسد که محدودیت‌های پلتفرم، استکاپ، مدل‌های کانال، ساختار ویا، توزیع توان، پشتیبانی مکانیکی و شواهد تست، همگی تحت یک نسخه کنترل شوند. این پکیج کامل را برای بررسی ساخت پرسرعت و PCBA ارسال کنید.