A cura del APTPCB Engineering Team · Ultimo aggiornamento 28 Giugno 2026 · Conforme a JEDEC HBM3 (JESD238), IPC-2226 (design HDI), IPC-6012 Class 3 e IPC-9252 (test elettrico).

Un PCB interposer HBM3 è il substrato ad alta densità che trasporta l'interfaccia a 1.024 bit tra una GPU/ASIC e la sua memoria HBM3 impilata fino a 6,4 Gbps per pin (≈819 GB/s per stack, secondo JEDEC JESD238). A quelle velocità di trasmissione dati, il substrato sotto il package 2.5D diventa un collo di bottiglia per la signal integrity e l'affidabilità — non un semplice supporto. Questa guida copre le specifiche che contano, i compromessi su materiali e stack-up e una checklist DFM che puoi consegnare a un produttore.

I punti chiave

Cos'è: In un package AI/HPC 2.5D, la GPU/ASIC e gli stack HBM3 si trovano fianco a fianco su un interposer in silicio (o RDL/organico), che è montato su un build-up package substrate, che a sua volta si monta sul system PCB. "HBM3 interposer PCB" è il termine di ricerca comune, ma la parte che i produttori di PCB e substrati costruiscono effettivamente è il fine-line build-up substrate sotto l'interposer.
La realtà dell'interfaccia: HBM3 è un'interfaccia parallela larga e source-synchronous (1.024 bit per stack), non un collegamento SerDes. La maggior parte delle linee DQ è single-ended; i clock e gli strobe sono differenziali. Questo cambia le specifiche che contano: skew, crosstalk e la continuità dei reference-plane dominano insieme al loss.
Specifiche importanti: Insertion loss (~0,8–1,5 dB/pollice a 3,2 GHz Nyquist), stretto controllo dell'impedenza, corrispondenza del CTE attraverso die/interposer/substrato e warpage inferiore a ~100 µm durante il reflow.
I materiali non sono negoziabili: Sono richiesti laminati ultra-low-loss (es. Megtron 7, Tachyon 100G) più rame HVLP/VLP; l'FR-4 standard non è praticabile.
Contesto 2026: L'HBM3E (8–9,8 Gbps/pin) è il componente di volume e la JEDEC ha ratificato HBM4 ad Aprile 2025 (bus a 2.048 bit). Progettare per HBM3 oggi significa progettare in una roadmap che diventerà più larga, non solo più veloce — pianifica la routing density di conseguenza.
La validazione va oltre la continuità: TDR per l'impedenza, VNA per l'insertion loss, IST per l'affidabilità dei microvia e simulazione Shadow Moiré / warpage per la coplanarità.

Cos'è un HBM3 Interposer PCB? (e dove si colloca nello stack 2.5D)

La singola più grande fonte di errori nei preventivi per questi progetti è chiamare quattro cose diverse con un solo nome, quindi la terminologia precisa viene prima di tutto.

In un moderno acceleratore AI, l'assemblaggio si struttura in questo modo, dall'alto verso il basso:

Dies: il logic die della GPU/ASIC e gli HBM3 memory cubes, collegati tramite microbump.
Interposer: un interposer in silicio (con Through-Silicon Vias) o un interposer a strato di ridistribuzione (RDL)/organico che instrada le migliaia di connessioni die-to-die. Qui è dove vive la classe 2-µm line/space. TSMC CoWoS e Intel EMIB dominano in questo ambito.
Package substrate: un build-up substrate ad alto layer count (classe ABF/BT) che apre a ventaglio (fan-out) l'I/O dell'interposer su un Ball-Grid Array (BGA). Questa è la parte fine-line, simile a un PCB.
System PCB: la scheda madre (motherboard) a cui il package è saldato.

Quando gli acquirenti dicono "HBM3 interposer PCB", intendono quasi sempre il build-up substrate (e le tecnologie di interposer organico/RDL che sostituiscono sempre più il silicio) — non l'interposer in silicio stesso, che è realizzato in una fabbrica di wafer (wafer fab), non in un'officina di PCB. Questa guida si concentra su quella fabbricazione classe-substrato e sui processi "Substrate-like PCB" (SLP) che fanno da ponte tra la produzione tradizionale di PCB e quella di substrati IC. Non copre il design interno del die DRAM HBM3.

HBM3 vs HBM3E vs HBM4: cosa è cambiato per il substrato

Se stai iniziando un design nel 2026, stai progettando per un bersaglio mobile e le tue decisioni sul substrato dovrebbero anticipare il nodo successivo.

Generazione	Rate per-pin	Larghezza Bus / stack	Larghezza di banda per stack	Implicazione sul Substrato
HBM3 (JESD238, 2022)	fino a 6,4 Gbps	1.024-bit	~819 GB/s	Baseline fine-line build-up + laminato low-loss.
HBM3E (parte di volume)	~8–9,8 Gbps	1.024-bit	~1,2 TB/s	Stessa larghezza del bus; budget di loss più ristretto, rame più liscio.
HBM4 (JESD270, ratificata Apr 2025)	~6,4–8 Gbps	2.048-bit	~2 TB/s	La larghezza del bus raddoppia. La routing density e l'impilamento (stacking) dei microvia diventano materialmente più difficili; pitch dei bump dell'interposer più fine.

Il titolo principale per gli ingegneri di board e substrati: L'HBM4 vince allargandosi, non diventando più veloce. Le velocità per-pin sono simili all'HBM3, ma la larghezza I/O raddoppiata è una sfida di routing e registration, non una sfida di loss. Se la tua piattaforma potrebbe migrare, progetta il fan-out e lo stack-up prevedendo già margine di densità (density headroom).

Specifiche importanti: Insertion loss, impedenza, CTE, warpage

Una volta che l'ambito è chiaro, la qualità diventa misurabile. La tabella seguente elenca i parametri che decidono se un substrato HBM3 funzionerà.

Metrica	Perché è importante	Range tipico o fattori di influenza	Come si misura
Insertion loss	Il loss in eccesso erode l'eye (diagramma a occhio) e corrompe i dati.	~0,8–1,5 dB/pollice alla Nyquist di 3,2 GHz (6,4 Gbps); caratterizza il canale fino a ~16 GHz (≈5a armonica) per i contenuti edge-rate. Guidato dal Df del laminato.	Vector Network Analyzer (VNA).
Impedenza — DQ (Single-ended)	Le riflessioni aggiungono jitter e ISI sul data bus.	I target single-ended tipicamente sono ~40–50 Ω; il bus DQ è single-ended, non differenziale.	TDR.
Impedenza — clock/strobe (Differenziale)	Le coppie clock/strobe sono differenziali.	~80 Ω differenziale; controllo a ±10% (stringere a ±5–7% dove i margini sono sottili). Nota: target diff di 85/100 Ω appartengono ai link SerDes lato host, non al bus HBM DQ.	TDR.
CTE (X/Y e Z)	Il mismatch tra il silicio (~~2,6 ppm/°C) e il substrato organico (~~12–17 ppm/°C) guida il warpage e il fallimento del giunto.	X/Y: 10–14 ppm/°C; Z: < 40 ppm/°C.	TMA (Thermomechanical analysis).
Line/space (L/S)	Imposta la routing density per migliaia di net.	15/15 µm o inferiore per interposer RDL/organici; ~30/30 µm per build-up substrates (mSAP).	AOI + sezione trasversale (cross-section).
Copper surface roughness	Il rame ruvido aumenta il loss per skin-effect.	Rz < 2,0 µm (foglia VLP/HVLP).	Profilometro / SEM.
Via registration	Il disallineamento apre le connessioni in campi BGA densi.	±10 µm a ±25 µm in base al layer count.	Raggi X (X-ray).

Usa l'Impedance Calculator per le prime stime di larghezza delle tracce, quindi convalida con lo stack-up del tuo produttore — l'etch factor e lo stile del vetro spostano il numero reale.

Come scegliere i materiali e lo stack-up in base all'applicazione

Programmi diversi privilegiano vincoli diversi. La giusta strategia per il substrato HBM3 dipende se stai inseguendo il picco delle prestazioni, il costo, l'affidabilità o il first-pass yield.

1. AI training accelerators (Massime prestazioni)

Priorità: Signal integrity e margine termico.
Compromesso: Costo maggiore e tempi di consegna (lead time) più lunghi.
Guida: Laminati ultra-low-loss (Panasonic Megtron 7, Isola Tachyon 100G) e HDI PCB con 4+ build-up layers (any-layer HDI). Non scendere a compromessi sul grado del materiale per risparmiare sui costi.

2. Acceleratori Edge / Inference (Sensibili ai costi)

Priorità: Costo e fattore di forma (form factor).
Compromesso: Lunghezza utile della traccia più breve.
Guida: I materiali mid-loss possono funzionare se il routing ASIC-HBM3 è molto breve. Il controllo dell'impedenza rimane obbligatorio.

3. Aerospazio e Difesa (Affidabilità)

Priorità: Affidabilità a lungo termine in severi cicli termici (thermal cycling).
Compromesso: Set di materiali qualificato e limitato.
Guida: Dai priorità al matching del CTE e alla resistenza alla delaminazione; materiali ad alto Tg e qualità costruttiva da Server/Data-center PCB per IPC Class 3.

4. Prototipazione / NPI (Velocità e resa)

Priorità: Build veloce e prevedibile alla prima passata.
Compromesso: Densità rilassata per proteggere la resa (yield).
Guida: Semplifica lo stack-up; evita L/S eroici (mantieni ≥ 40 µm dove il design lo consente) in modo che il primo lotto abbia resa (yield) sufficiente per il test funzionale.

5. Package ad alto carico termico (High thermal-load)

Priorità: Estrazione del calore.
Compromesso: Assemblaggio meccanico più complesso.
Guida: Piani di alimentazione/termici heavy-copper e una finitura piatta (ENEPIG) per il contatto con il dissipatore di calore.

6. Organic/RDL interposer vs Silicon interposer

La decisione: il silicio è più denso ma costoso; l'organico/RDL è più economico con limiti di routing.
Guida: Un L/S inferiore a ~2 µm implica un interposer in silicio (territorio wafer-fab). L/S di 10–15 µm è la zona in cui un interposer organico/RDL o un Substrate-like PCB (SLP) è fattibile — e dove APTPCB può consigliare sulla producibilità.

Checklist Design e Produzione Substrato HBM3

HBM3 substrate AOI and process verification

Questa checklist è ciò che trasforma un design HBM3 in una scheda che produce rese (yields).

Definizione dello Stack-up — Raccomandazione: Simmetrico, layer count pari. Rischio: Stack asimmetrici si imbarcano (bowing) durante il reflow e spaccano i microbump. Accettazione: Simulazione < 1% warpage.
Validazione dei materiali — Raccomandazione: Dk < 3.5 e Df < 0.005 a 10 GHz. Rischio: L'attenuazione limita il data rate raggiungibile. Accettazione: Conferma con i datasheet di Isola/Megtron a quella frequenza.
Via design & fan-out — Raccomandazione: Microvia stacked (impilati) o staggered (sfalsati) nel campo BGA, non PTH. Rischio: Gli stub PTH degradano la SI e sprecano area. Accettazione: DFM aspect ratio ~0.8:1 per i microvia.
Power integrity — Raccomandazione: Piani power/ground adiacenti per interplane capacitance. Rischio: Il voltage droop causa errori HBM3 sotto carico. Accettazione: IR-drop < 3% del rail.
Length matching — Raccomandazione: Matching all'interno di una byte lane (≤ 0.5 mm o secondo specifica). Rischio: Il timing skew rompe il bus parallelo. Accettazione: Report CAD.
Solder-mask registration — Raccomandazione: Laser Direct Imaging (LDI). Rischio: Mask sui pad impedisce il corretto posizionamento (seating). Accettazione: Registrazione ±10 µm.
Finitura superficiale (Surface finish) — Raccomandazione: ENEPIG o solder-on-pad. Rischio: Black-pad con ENIG; HASL troppo irregolare per fine pitch. Accettazione: Misurazione della planarità (flatness).
Simulazione Warpage — Raccomandazione: Simulare l'intero profilo di reflow fino a 260 °C. Rischio: Warp "smile/cry" apre i giunti angolari. Accettazione: Simulazione Shadow Moiré.
Coupon di test impedenza — Raccomandazione: Coupon di test sui margini (rail) che rispecchiano il routing dei layer interni. Rischio: La produzione si discosta dal modello. Accettazione: TDR entro ±5%.
Test elettrico finale — Raccomandazione: 100% netlist (flying probe o bed-of-nails). Rischio: I circuiti aperti nel profondo dell'HDI sono irreparabili. Accettazione: Superamento IPC-9252 Class 3.

Errori comuni con i PCB HBM3 Interposer (e soluzioni)

Questi sono i pattern di fallimento che intrappolano i team che utilizzano il 2.5D per la prima volta.

Trattarlo come HDI standard. Soluzione: I substrati HBM3 richiedono registration più stretta e pitch più fini (spesso < 40 µm) rispetto all'HDI tradizionale; inseriscilo a budget.
Ignorare le keep-out zones. Soluzione: Gli stack HBM3 e l'ASIC hanno bisogno di spazio per l'erogazione dell'underfill — confermare le regole di assemblaggio prima di finalizzare il layout.
Utilizzare FR-4 standard. Soluzione: Il suo Df e CTE lo squalificano; utilizzare laminati low-loss destinati all'advanced PCB manufacturing.
Attraversare reference plane separati (split). Soluzione: Una discontinuità del percorso di ritorno (return-path) crea EMI e fallimenti SI; mantenere un riferimento continuo sotto ogni rete high-speed.
Sottovalutare il mismatch del CTE. Soluzione: Silicio (~~2,6) vs organico (~~14) è la causa n. 1 di fallimento; usare underfill, irrigidimenti (stiffeners) e materiali di substrato a basso CTE.
Troppo poco decoupling. Soluzione: L'HBM3 commuta corrente velocemente; posizionare condensatori (caps) a bassa induttanza via-in-pad sul retro per ridurre la loop inductance.
Specifiche di planarità (flatness callouts) troppo vaghe. Soluzione: Anche 50 µm di varianza locale aprono i giunti fine-pitch; specificare bow/twist < 0,5% nel disegno fab.

Costi, lead time, materiali e test: FAQ Substrato HBM3

1. Cosa spinge in alto il costo di un substrato HBM3? Due cose: il materiale (i laminati low-loss costano 3-5 volte l'FR-4) e il layer count HDI. Una costruzione stacked-microvia 4+N+4 costa molto di più di un multilayer standard.

2. In che modo il test HBM3 è diverso da un PCB standard? Oltre all'open/short, si aggiungono test di impedenza a tolleranza più stretta (±5%) e di solito l'interconnect stress testing (IST) per dimostrare che i microvia sopravvivono ai cicli termici.

3. Quali sono i tipici lead time? Circa 4–6 settimane per i prototipi e 6–8 settimane per la produzione in volumi, a causa dei cicli di laminazione e della disponibilità di materiali speciali. Le urgenze (expedites) sono limitate dalla fisica dell'indurimento (cure).

4. Quali materiali si adattano ai design HBM3? Laminati a basso Dk/Df — Panasonic Megtron 6/7, Isola Tachyon 100G e Rogers serie RO4000 su specifici layer — scelti in base a frequenza e budget.

5. Qual è il limite di accettazione del warpage? Generalmente < 0,75% della diagonale; per grandi package un tetto rigido di ~100–150 µm di deflessione massima è comune per garantire il reflow del BGA.

6. Posso utilizzare un foglio di rame standard? No — utilizza rame HVLP/VLP. La rugosità standard si comporta come resistenza aggiunta alle frequenze HBM3 (skin effect).

7. Come gestisco il thermal management sul substrato? Thermal via sotto i pad del componente collegati al ground interno e, per un flusso estremo, un metal core o un copper coin.

8. Quale bump pitch è ottenibile per i substrati organici? Fino a ~130 µm per i substrati standard e ~40–50 µm per i Substrate-like PCB (SLP) utilizzando processi semi-additivi modificati (mSAP).

Strumenti e risorse correlate

Calcolatore di impedenza: stima la larghezza delle tracce single-ended e differenziali — Impedance Calculator.
Libreria materiali: confronta le proprietà di Isola, Megtron e Rogers — Materials.
Linee guida DFM: limiti di produzione HDI e fine-pitch — DFM Guidelines.
Lettura correlata: controllo termico e del warpage durante l'assemblaggio — Warpage Control During Assembly.

Glossario PCB Interposer HBM3

Termine	Definizione
2.5D packaging	Die posizionati fianco a fianco su un interposer, che si trova su un substrato/PCB.
Interposer	Il livello di routing fine-pitch (silicio o RDL/organico) tra die e substrato.
Build-up substrate	Il supporto ad alto layer count e fine-line (classe ABF/BT) che apre a ventaglio (fan-out) l'I/O dell'interposer verso un BGA.
TSV	Through-Silicon Via — una connessione verticale attraverso un die/interposer in silicio.
Microbump	Sfera di saldatura (solder bump) molto piccola che collega il die all'interposer.
CoWoS	Packaging 2.5D TSMC "Chip-on-Wafer-on-Substrate" che utilizza un interposer in silicio.
EMIB	Intel "Embedded Multi-die Interconnect Bridge" — ponti di silicio incorporati in un substrato organico.
CTE	Coefficiente di espansione termica (Coefficient of thermal expansion).
Underfill	Epossidica iniettata sotto il die/interposer per alleviare lo stress meccanico.
HDI	High-density interconnect (microvias, blind/buried vias).
mSAP	Processo semi-additivo modificato — consente linee più fini rispetto all'incisione sottrattiva (subtractive etching).
Insertion loss	Perdita di potenza del segnale lungo una traccia/linea di trasmissione.
Nyquist frequency	La metà della velocità dati (3,2 GHz per 6,4 Gbps); il punto di riferimento per le specifiche di loss.
Any-layer HDI	Struttura che consente via tra tutti i layer per la massima libertà di routing.

Conclusione e prossimi passi

Un sistema HBM3 funzionante necessita di più di uno schematico pulito; ha bisogno di una strategia di substrato che bilanci loss, termica, CTE e producibilità — con sufficiente density headroom per sopravvivere al passaggio verso il bus più largo di HBM4. Man mano che i data rate e i conteggi di I/O aumentano, il margine di errore nel substrato scompare.

Per una revisione DFM, tieni pronti:

Dati Gerber (RS-274X) o ODB++.
Requisiti di Stack-up — target di impedenza (DQ single-ended e clock/strobe differenziali) e vincoli sul layer count.
Specifiche dei materiali (es. "Megtron 7 o equivalente").
File di foratura (Drill files) che distinguono via passanti (through), ciechi (blind) e sepolti (buried).
Netlist per test IPC-9252.

Coinvolgi APTPCB in anticipo e riduci i rischi nelle parti più difficili — selezione dei materiali high-speed, simmetria dello stack-up HDI e gestione del CTE — in modo che la tua piattaforma HBM3 (e pronta per l'HBM4) funzioni alla massima velocità. Carica i tuoi dati per una revisione DFM e un preventivo.