Baseboards Co-Packaged Optics (CPO): riesgos de calidad, chequeos DFM y validación

Conclusiones Clave

Definición: La calidad de la placa base de óptica co-empaquetada se refiere a la integridad de la señal, la estabilidad térmica y la planitud mecánica del sustrato de PCB que aloja tanto el ASIC como el motor óptico.
Métricas Críticas: La pérdida de inserción a altas frecuencias (112G/224G PAM4) y el control de la deformación son los dos indicadores de calidad más significativos.
Selección de Materiales: El FR-4 estándar es insuficiente; los materiales de ultra baja pérdida (como Megtron 8 o Rogers) son obligatorios para las aplicaciones CPO.
Gestión Térmica: La calidad a menudo se determina por la capacidad de la placa para disipar el calor del ASIC sin afectar los componentes ópticos sensibles a la temperatura.
Precisión de Fabricación: El registro de capas y la precisión de la profundidad del taladrado posterior deben ser más estrictos que los requisitos estándar de IPC Clase 3.
Validación: Las pruebas deben ir más allá de la continuidad eléctrica estándar para incluir mediciones de TDR (Reflectometría en el Dominio del Tiempo) y VNA (Análisis de Red Vectorial).
Impacto en el Ensamblaje: La planitud de la placa base dicta directamente el rendimiento del proceso de ensamblaje de la placa base de óptica co-empaquetada.

Qué significa realmente la calidad de la placa base de óptica co-empaquetada (alcance y límites)

Para comprender los requisitos específicos de esta tecnología, primero debemos definir el alcance de la calidad de la placa base de óptica co-empaquetada. A diferencia de la óptica enchufable tradicional, donde el transceptor se encuentra en el panel frontal, la Óptica Co-empaquetada (CPO) mueve el motor óptico al mismo sustrato que el ASIC del conmutador. Este cambio modifica fundamentalmente el papel de la placa base (PCB).

La placa base ya no es solo un soporte para la alimentación y las señales de baja velocidad. Se convierte en una parte integral del enlace óptico de alta velocidad. La calidad en este contexto se define por la capacidad de la placa para soportar velocidades de datos extremas (a menudo 51.2 Tbps o más por chip) mientras mantiene la rigidez mecánica bajo un estrés térmico significativo.

En APTPCB (Fábrica de PCB APTPCB), definimos la calidad de la placa base CPO a través de tres lentes principales:

Integridad de la señal: La capacidad de transmitir señales de alta frecuencia a cortas distancias con una atenuación mínima.
Fiabilidad térmica: La capacidad de manejar el flujo de calor de un ASIC de alta potencia mientras se mantiene la óptica fría.
Estabilidad mecánica: La resistencia a la deformación durante el reflujo, lo cual es crítico para la alineación precisa de las fibras ópticas y los interponedores.

Si un fabricante no puede garantizar un control de impedancia y una planitud estrictos, la placa base de óptica co-empaquetada fallará, independientemente de la calidad de los chips montados en ella.

Métricas importantes (cómo evaluar la calidad)

Basándonos en la definición del alcance, debemos cuantificar la calidad utilizando puntos de datos específicos y medibles. La siguiente tabla describe las métricas críticas utilizadas para evaluar la calidad de la placa base de óptica co-empaquetada.

Métrica	Por qué es importante	Rango típico o factores influyentes	Cómo medir
Pérdida de Inserción (IL)	Una alta pérdida degrada la señal antes de que llegue al motor óptico, causando errores de bits.	< 0.8 dB/pulgada @ 56 GHz (dependiendo del material).	Analizador de Redes Vectorial (VNA).
Impedancia Diferencial	Los desajustes causan reflexiones de la señal (pérdida de retorno), reduciendo el ancho de banda efectivo.	85Ω o 100Ω ± 5% (más estricto que el estándar ±10%).	TDR (Reflectometría en el Dominio del Tiempo).
Deformación de la Placa (Alabeo/Torsión)	Una deformación excesiva impide el asiento adecuado del gran ASIC y los motores ópticos durante el ensamblaje.	< 0.5% (a menudo < 0.1% para interponedores CPO).	Interferometría de Moiré de Sombra.
CTE (eje z)	Una alta expansión rompe los orificios pasantes chapados (PTH) y las microvías durante el ciclo térmico.	< 40 ppm/°C (por debajo de Tg); La elección del material es clave.	TMA (Análisis Termomecánico).
Precisión de Registro	La desalineación de las capas arruina la trayectoria de la señal en las interconexiones de alta densidad (HDI).	± 25µm o mejor para construcciones avanzadas.	Inspección por Rayos X.
Rugosidad de la Superficie	El cobre rugoso crea pérdidas por "efecto piel" a altas frecuencias (100G+).	< 2µm (Rz); Usar lámina de cobre HVLP o VLP.	Perfilómetro / SEM.
Conductividad Térmica	El calor debe disiparse del ASIC de manera eficiente para evitar la degradación óptica.	> 0.6 W/mK (dieléctrico); El equilibrio del cobre es vital.	Método de pulso láser.
Transición Vítrea (Tg)	Determina la temperatura a la que la placa se vuelve mecánicamente inestable.	> 180°C (Se requiere una Tg alta para el ensamblaje sin plomo).	DSC (Calorimetría Diferencial de Barrido).

Guía de selección por escenario (compromisos)

Una vez que comprenda las métricas, el siguiente paso es seleccionar los materiales y apilamientos adecuados para su aplicación específica. No existe una solución "única para todos" para la calidad de la placa base de óptica co-empaquetada. Diferentes escenarios requieren priorizar diferentes atributos.

Escenario 1: El núcleo de ultra alta velocidad (224G SerDes)

Prioridad: Integridad de la señal.
Compromiso: El costo es secundario.
Orientación: Debe utilizar los materiales de menor pérdida disponibles. Los laminados estándar de alta velocidad pueden no ser suficientes. Busque materiales con un Factor de Disipación (Df) de 0.002 o inferior.
Material recomendado: Panasonic Megtron 8 o laminados avanzados similares.
Enfoque de diseño: Las longitudes de traza más cortas posibles y el backdrilling son obligatorios.

Escenario 2: El conmutador de centro de datos de alta densidad

Prioridad: Densidad de enrutamiento y número de capas.
Compromiso: La complejidad de fabricación aumenta.
Guía: Estas placas a menudo superan las 40 capas. El desafío es el registro. Necesita un fabricante capaz de HDI (interconexión de alta densidad) avanzado con múltiples ciclos de laminación.
Enfoque de Diseño: Utilice HDI de cualquier capa o microvías apiladas para enrutar las señales fuera del denso ASIC BGA.

Escenario 3: El Borde Empresarial Sensible al Costo

Prioridad: Equilibrio entre Rendimiento y Precio.
Compromiso: Una pérdida de inserción ligeramente mayor es aceptable para trazas más cortas.
Guía: Podría usar una pila híbrida. Utilice material costoso de baja pérdida para las capas de señal de alta velocidad y FR-4 estándar para las capas de alimentación/tierra para reducir el costo total de la lista de materiales (BOM).
Enfoque de Diseño: Planificación cuidadosa de la pila para evitar deformaciones debido a materiales mezclados (desajuste de CTE).

Escenario 4: El Entorno de Alta Carga Térmica

Prioridad: Disipación de Calor.
Compromiso: El espacio de enrutamiento de señales se reduce por las vías térmicas.
Guía: La placa base debe actuar como un disipador de calor. Los pesos pesados de cobre (2 oz o más) en las capas internas ayudan, pero dificultan el grabado de líneas finas.
Enfoque de Diseño: Incorpore incrustaciones de monedas o extensas "granjas" de vías térmicas debajo del ASIC.

Escenario 5: El Módulo Óptico Compacto

Prioridad: Miniaturización.
Compromiso: La reparabilidad es casi nula.
Orientación: Requiere líneas y espacios extremadamente finos (30µm/30µm). Esto supera los límites de la fabricación sustractiva de PCB y puede requerir mSAP (Proceso Semi-Aditivo Modificado).
Enfoque de Diseño: Reglas estrictas de diseño de placa base de óptica co-empaquetada con respecto a los anillos anulares y los tamaños de las almohadillas.

Escenario 6: Validación de Prototipos e I+D

Prioridad: Velocidad de Fabricación.
Compensación: La disponibilidad del material puede dictar la construcción.
Orientación: Utilice materiales que estén en stock. Aunque es posible que no coincidan perfectamente con las especificaciones de producción finales, permiten realizar pruebas de lógica funcional.
Enfoque de Diseño: Diseñe con márgenes más amplios para acomodar la sustitución de materiales si es necesario.

Del diseño a la fabricación (puntos de control de implementación)

La selección del escenario establece la estrategia, pero los puntos de control rigurosos durante el proceso de fabricación garantizan la calidad final de la placa base de óptica co-empaquetada. Esta sección detalla el viaje desde el archivo digital hasta la placa física.

1. Verificación de la Pila (Stackup)

Recomendación: Valide los cálculos de impedancia utilizando un solucionador de campo antes de comenzar la fabricación.
Riesgo: Un espesor dieléctrico incorrecto provoca una desadaptación de impedancia.
Aceptación: Los resultados de la Calculadora de Impedancia coinciden con el dibujo de fabricación dentro de ±5%.

2. Preparación del Material

Recomendación: Hornee los materiales para eliminar la humedad antes de la laminación.
Riesgo: Delaminación o "ampollamiento" durante el reflujo a alta temperatura.
Aceptación: Comprobaciones del contenido de humedad y cumplimiento de las directrices de almacenamiento del fabricante.

3. Imagen de Capas Internas

Recomendación: Utilizar Imagen Directa por Láser (LDI) para anchos de traza inferiores a 3 mil.
Riesgo: La exposición tradicional con película no puede resolver las líneas finas requeridas para el enrutamiento CPO.
Aceptación: Inspección Óptica Automatizada (AOI) que no muestre circuitos abiertos, cortocircuitos o defectos de "hundimiento".

4. Laminación y Registro

Recomendación: Utilizar sistemas de alineación por rayos X para placas con un alto número de capas (más de 20 capas).
Riesgo: La desalineación capa a capa provoca la salida de la broca, interrumpiendo las conexiones.
Aceptación: Cupones de perforación por rayos X que muestren un registro dentro de la tolerancia (típicamente < 2 mil).

5. Perforación y Contraperforación

Recomendación: Contraperforar todas las vías de alta velocidad para eliminar los talones.
Riesgo: Los talones de vía actúan como antenas, causando una resonancia y pérdida de señal severas.
Aceptación: Análisis de sección transversal que verifique que la longitud del talón es inferior a 6-8 mil (o según lo especificado).

6. Chapado (Relleno de Vías)

Recomendación: Utilizar VIPPO (Vía en Pad Chapada por Encima) para áreas BGA.
Riesgo: Los hoyuelos en los pads causan vacíos en las uniones de soldadura del ASIC.
Aceptación: Requisitos de espesor de chapado IPC Clase 3 (típicamente un promedio de 25µm).

7. Aplicación de Acabado Superficial

Recomendación: ENEPIG o Plata por Inmersión son preferidos para aplicaciones de alta frecuencia.
Riesgo: ENIG a veces puede provocar "almohadilla negra" (black pad) o una mayor pérdida de inserción debido al espesor del níquel.
Aceptación: Medición XRF del espesor de oro/paladio/níquel.

8. Pruebas Eléctricas

Recomendación: Realizar pruebas Kelvin de 4 hilos para redes críticas.
Riesgo: Las pruebas estándar de sonda volante podrían pasar por alto defectos latentes de alta resistencia.
Aceptación: 100% de aprobación en la comparación de la lista de conexiones (netlist).

9. Medición de la Deformación (Warpage)

Recomendación: Medir la planitud a temperatura ambiente y a temperatura de reflujo.
Riesgo: La placa se deforma durante el ensamblaje, causando uniones abiertas en el encapsulado grande del ASIC.
Aceptación: La deformación cumple con los criterios específicos de la lista de verificación de la placa base de óptica co-empaquetada (generalmente < 0.1% para el área del ASIC).

10. Inspección Visual Final

Recomendación: Inspeccionar bajo gran aumento la invasión de la máscara de soldadura en las almohadillas.
Riesgo: La máscara en las almohadillas impide una soldadura adecuada.
Aceptación: Cumplimiento con los estándares IPC-A-600 Clase 3.

Errores comunes (y el enfoque correcto)

Incluso con un plan sólido, pueden ocurrir errores. Aquí se presentan los errores comunes en las mejores prácticas para placas base de óptica co-empaquetada y cómo evitarlos.

Error 1: Ignorar el efecto del tejido de fibra

El Error: Usar estilos de tejido de vidrio estándar (como 106 o 7628) para pares diferenciales de alta velocidad.
La Consecuencia: Una pata del par diferencial viaja sobre vidrio, la otra sobre resina, causando asimetría (skew) y degradación de la señal.
El Arreglo: Especificar "vidrio extendido" (spread glass) o rotar mecánicamente el diseño 10 grados con respecto al tejido del panel.

Error 2: Subestimar el equilibrio del cobre

El Error: Diseñar capas con una distribución de cobre desigual (por ejemplo, grandes vertidos de cobre en un lado, trazas dispersas en el otro).
La Consecuencia: Deformación severa durante la laminación y el reflujo, lo que hace que la placa sea inutilizable para el ensamblaje CPO.
El Arreglo: Usar "thieving" (cobre ficticio) para equilibrar la densidad de cobre en todas las capas y en los ejes x/y.

Error 3: Descuidar las vías térmicas en el diseño de las almohadillas

El Error: Colocar las vías térmicas demasiado lejos de la fuente de calor o cubrirlas (tenting) incorrectamente.
La Consecuencia: El ASIC se sobrecalienta, lo que reduce el rendimiento o daña la óptica cercana.
El Arreglo: Implementar una densa matriz de vías rellenas y tapadas directamente debajo de las almohadillas térmicas de los componentes.

Error 4: Excesiva dependencia de los valores Dk/Df de la hoja de datos

El Error: Usar los valores Dk/Df de "marketing" de una hoja de datos para la simulación.
La Consecuencia: Los resultados de la simulación no coinciden con el rendimiento en el mundo real porque Dk/Df varía con la frecuencia y el contenido de resina.
El Arreglo: Solicitar las tablas Dk/Df específicas para la frecuencia exacta (por ejemplo, 50GHz) y el contenido de resina del preimpregnado que se está utilizando.

Error 5: Control deficiente de la profundidad del taladro posterior

El Error: Especificar una profundidad de taladro posterior que esté demasiado cerca de la capa interna funcional.
La Consecuencia: La broca corta la traza activa, destruyendo la placa.
La Solución: Dejar un margen de seguridad (típicamente 8-10 milésimas de pulgada) entre la profundidad objetivo y la capa funcional, y elegir un fabricante con control de profundidad de alta precisión.

Error 6: Limpieza Inadecuada

El Error: Permitir la contaminación iónica en la superficie de la placa.
La Consecuencia: Migración electroquímica (crecimiento de dendritas) bajo el espaciado ajustado de los componentes CPO, lo que lleva a cortocircuitos.
La Solución: Especificar pruebas estrictas de limpieza iónica (prueba Rose o cromatografía iónica) más allá de los requisitos estándar.

Preguntas Frecuentes

Después de los errores comunes, aquí están las respuestas a las preguntas más frecuentes sobre la calidad de las placas base de óptica co-empaquetada.

P1: ¿Cuál es la principal diferencia entre una tarjeta de línea estándar y una placa base CPO? Una tarjeta de línea estándar enruta las señales a la placa frontal (módulos conectables). Una placa base CPO enruta las señales a un motor óptico montado directamente junto al ASIC, lo que requiere una densidad mucho mayor y controles de integridad de señal más estrictos.

P2: ¿Por qué la planitud de la superficie es tan crítica para CPO? Los ensamblajes CPO a menudo utilizan grandes interponedores o métodos de conexión directa. Si la placa base no es plana, los miles de puntos de conexión (protuberancias) no harán contacto simultáneamente durante la soldadura por reflujo, lo que provocará circuitos abiertos.

P3: ¿Puedo usar FR-4 para placas base de óptica co-empaquetada? Generalmente, no. El FR-4 estándar tiene demasiada pérdida de señal para las velocidades de 112G o 224G utilizadas en CPO. Se necesitan materiales de baja pérdida o de ultra baja pérdida.

P4: ¿Cómo maneja APTPCB los requisitos de taladrado posterior (backdrilling) para CPO? Utilizamos máquinas de taladrado de profundidad controlada con detección eléctrica para asegurar que el talón (stub) se elimine sin dañar la conexión interna.

P5: ¿Cuál es el número típico de capas para estas placas? Normalmente oscilan entre 20 y más de 40 capas, dependiendo de la capacidad del conmutador y la densidad de enrutamiento.

P6: ¿Cómo se prueba la integridad de la señal durante la fabricación? Utilizamos TDR (Reflectometría en el Dominio del Tiempo) en cupones de prueba incluidos en el panel de producción para verificar la impedancia. Para la pérdida de inserción, se pueden medir estructuras de prueba específicas.

P7: ¿Afecta la elección del acabado superficial a la calidad de la señal? Sí. El níquel en ENIG puede añadir pérdidas a frecuencias muy altas. La plata de inmersión (Immersion Silver) o ENEPIG suelen ser preferidas por su mejor rendimiento en el efecto piel.

P8: ¿Qué información se necesita para una revisión DFM de una placa base CPO? Necesitamos los archivos Gerber, archivos de taladrado, netlist IPC, requisitos de apilamiento (stackup), especificaciones de materiales y cualquier restricción especial relacionada con la deformación (warpage) o el taladrado posterior (backdrilling).

P9: ¿Cómo afecta la asimetría del tejido de vidrio (glass weave skew) al rendimiento de CPO? A altas velocidades, la diferencia en la constante dieléctrica entre el vidrio y la resina provoca desajustes de temporización (asimetría) en los pares diferenciales. El uso de vidrio extendido (spread glass) ayuda a mitigar esto.

P10: ¿Cuál es el plazo de entrega para la fabricación de una placa base CPO? Debido a la complejidad (ciclos de laminación, taladrado posterior, pruebas), los plazos de entrega son más largos que los de las placas estándar, típicamente de 3 a 5 semanas dependiendo de la disponibilidad del material.

Páginas y herramientas relacionadas

Para ayudar aún más en su proceso de diseño y adquisición, utilice estos recursos de APTPCB:

Directrices DFM: Reglas detalladas para el diseño de placas de alta velocidad fabricables.
Calculadora de impedancia: Verifique los anchos y espaciados de sus trazas antes de finalizar la pila.
Materiales Rogers para PCB: Explore opciones de materiales de alta frecuencia adecuados para aplicaciones CPO.

Glosario (términos clave)

Comprender la terminología es esencial para especificar la calidad de la placa base de óptica co-empaquetada.

Término	Definición
ASIC	Circuito Integrado de Aplicación Específica; el chip de conmutación principal en la placa base.
Backdrilling	El proceso de taladrar la porción no utilizada de un orificio pasante chapado (stub) para mejorar la integridad de la señal.
CPO	Óptica Co-empaquetada; integración de óptica y silicio en el mismo paquete o en el mismo sustrato.
CTE	Coeficiente de Expansión Térmica; cuánto se expande un material al calentarse. Las discrepancias causan problemas de fiabilidad.
Df (Factor de Disipación)	Una medida de cuánta energía de la señal se pierde como calor en el material dieléctrico. Cuanto menor, mejor.
Dk (Dielectric Constant)	Una medida de la capacidad de un material para almacenar energía eléctrica; afecta la impedancia y la velocidad de la señal.
HDI	Interconexión de Alta Densidad; tecnología de PCB que utiliza microvías, vías ciegas y vías enterradas.
PAM4	Modulación por Amplitud de Pulso de 4 niveles; un esquema de modulación utilizado para la transmisión de datos de alta velocidad (por ejemplo, 112G).
SerDes	Serializador/Deserializador; un bloque funcional que convierte datos paralelos en datos seriales para la transmisión de alta velocidad.
Skew	La diferencia de tiempo entre la llegada de dos señales que deberían ser síncronas (por ejemplo, en un par diferencial).
Stub	La porción no utilizada de una vía que actúa como antena, causando reflexiones de la señal.
Tg (Glass Transition)	La temperatura a la que la resina de la PCB cambia de un estado duro y vítreo a un estado blando y gomoso.
VIPPO	Vía en Pad Chapada; una tecnología que permite colocar vías directamente en las almohadillas de los componentes para ahorrar espacio.
Warpage	La desviación de la planitud de la PCB, crítica para el ensamblaje de grandes paquetes BGA.

Conclusión (próximos pasos)

Lograr una alta calidad en las placas base de óptica co-empaquetada no es un accidente; es el resultado de una selección deliberada de materiales, un diseño preciso y capacidades de fabricación avanzadas. A medida que las tasas de datos aumentan hacia 1.6T y 3.2T, el margen de error en la placa base desaparece. La PCB ya no es solo una estructura de soporte; es un componente activo en la cadena de señal.

Para asegurar el éxito de su proyecto, concéntrese en las métricas importantes: pérdida de inserción, estabilidad de impedancia y planitud mecánica. Evite errores comunes como ignorar los efectos del tejido de vidrio o subestimar las cargas térmicas.

Cuando esté listo para pasar del concepto a la producción, APTPCB está listo para ayudarle. Para una revisión DFM exhaustiva y una cotización precisa, por favor proporcione:

Archivos Gerber completos (RS-274X).
Apilamiento detallado con especificaciones de materiales (p. ej., Megtron 7/8).
Archivos de perforación, incluyendo definiciones de perforación posterior (backdrill).
Requisitos de impedancia y cupones de prueba.
Especificaciones de alabeo y tolerancia.

Al asociarse con un fabricante experimentado, se asegura de que su diseño de placa base para óptica co-empaquetada se traduzca en un producto fiable y de alto rendimiento, listo para las exigencias de los centros de datos de próxima generación.