Por el Equipo de Ingeniería de APTPCB · Última actualización 28 de junio de 2026 · Con referencias cruzadas a JEDEC HBM3 (JESD238), IPC-2226 (diseño HDI), IPC-6012 Class 3 y IPC-9252 (prueba eléctrica).

Un PCB interposer HBM3 es el sustrato de alta densidad que transporta la interfaz de 1.024 bits entre una GPU/ASIC y su memoria apilada HBM3 a velocidades de hasta 6,4 Gbps por pin (≈819 GB/s por pila, según JEDEC JESD238). A esas tasas de datos, el sustrato debajo del paquete 2.5D se convierte en un cuello de botella para la integridad de la señal (signal integrity) y la confiabilidad, no solo en un portador. Esta guía cubre las especificaciones que importan, los compromisos de materiales y stack-up, y una lista de verificación DFM que puede entregar a un fabricante.

Puntos clave

Qué es: En un paquete de AI/HPC 2.5D, la GPU/ASIC y las pilas de HBM3 se asientan una al lado de la otra en un interposer de silicio (o RDL/orgánico), que se monta en un build-up package substrate (sustrato de empaque), que luego se monta en el system PCB (PCB del sistema). "HBM3 interposer PCB" es el término de búsqueda común, pero la pieza que los fabricantes de PCB y sustratos construyen en realidad es el fine-line build-up substrate debajo del interposer.
La realidad de la interfaz: HBM3 es una interfaz paralela amplia y síncrona con la fuente (source-synchronous) (1.024 bits por pila), no un enlace SerDes. La mayoría de las líneas DQ son single-ended; los relojes (clocks) y strobes son diferenciales. Esto cambia las especificaciones importantes: el sesgo (skew), el crosstalk y la continuidad de los planos de referencia dominan junto con la pérdida (loss).
Especificaciones importantes: Pérdida de inserción (Insertion loss) (~0,8–1,5 dB/pulgada a la frecuencia Nyquist de 3,2 GHz), control estricto de impedancia, coincidencia del CTE a lo largo de die/interposer/sustrato, y pandeo (warpage) por debajo de ~100 µm durante el reflow.
Los materiales no son negociables: Se requieren laminados de pérdida ultrabaja (ultra-low-loss) (ej., Megtron 7, Tachyon 100G) además de cobre HVLP/VLP; el FR-4 estándar no es viable.
Contexto 2026: El HBM3E (8–9,8 Gbps/pin) es la pieza de volumen, y la JEDEC ratificó HBM4 en abril de 2025 (bus de 2.048 bits). Diseñar para HBM3 hoy significa diseñar hacia una hoja de ruta que se vuelve más ancha, no solo más rápida: planifique la densidad de enrutamiento (routing density) en consecuencia.
La validación va más allá de la continuidad: TDR para impedancia, VNA para insertion loss, IST para la confiabilidad de las microvías y simulación Shadow Moiré / warpage para coplanaridad.

¿Qué es un PCB interposer HBM3? (y dónde se ubica en el stack 2.5D)

La mayor fuente de errores de cotización en estos proyectos es llamar a cuatro cosas diferentes con un solo nombre, por lo que la terminología precisa es lo primero.

En un acelerador de IA moderno, el conjunto se apila de la siguiente manera, de arriba a abajo:

Matrices (Dies): El die lógico de la GPU/ASIC y los cubos de memoria HBM3, conectados por microbumps.
Interposer: Un interposer de silicio (con vías a través de silicio - TSVs) o un interposer de capa de redistribución (RDL)/orgánico que enruta las miles de conexiones de die a die (die-to-die). Aquí es donde vive la clase de línea/espacio (L/S) de 2 µm. Las tecnologías CoWoS de TSMC y EMIB de Intel dominan aquí.
Sustrato de paquete (Package substrate): Un build-up substrate de alto número de capas (layer count) (clase ABF/BT) que distribuye (fan-out) las E/S del interposer a una matriz de rejilla de bolas (BGA). Esta es la parte de línea fina (fine-line), parecida a un PCB.
PCB del sistema (System PCB): La placa base a la que se suelda el paquete.

Cuando los compradores dicen "HBM3 interposer PCB", casi siempre se refieren al build-up substrate (y las tecnologías de interposer orgánico/RDL que reemplazan cada vez más al silicio), no al interposer de silicio en sí, que se fabrica en una planta de obleas (wafer fab), no en una fábrica de PCB. Esta guía se centra en esta fabricación de clase de sustrato y los procesos "Substrate-like PCB" (SLP) que conectan la fabricación tradicional de PCB y de sustratos de CI. No cubre el diseño interno del die de la memoria DRAM HBM3.

HBM3 vs HBM3E vs HBM4: qué cambió para el sustrato

Si está comenzando un diseño en 2026, está diseñando para un objetivo en movimiento y sus decisiones sobre el sustrato deben anticipar el siguiente nodo.

Generación	Tasa por pin	Ancho del bus / pila	Ancho de banda por pila	Implicación del sustrato
HBM3 (JESD238, 2022)	hasta 6,4 Gbps	1.024 bits	~819 GB/s	Baseline fine-line build-up + laminado low-loss.
HBM3E (pieza de volumen)	~8–9,8 Gbps	1.024 bits	~1,2 TB/s	Mismo ancho de bus; presupuesto de pérdida más ajustado, cobre más liso.
HBM4 (JESD270, ratificado abr 2025)	~6,4–8 Gbps	2.048 bits	~2 TB/s	El ancho del bus se duplica. La densidad de enrutamiento (routing density) y el apilamiento de microvías se vuelven materialmente más difíciles; pitch de interposer más fino.

El titular para los ingenieros de placas y sustratos: HBM4 gana haciéndose más ancho, no más rápido. Las tasas por pin son similares al HBM3, pero el ancho de E/S duplicado es un desafío de enrutamiento (routing) y registro (registration), no un desafío de pérdida (loss). Si su plataforma puede migrar, diseñe el fan-out y el stack-up con margen de densidad (density headroom) desde ahora.

Especificaciones que importan: insertion loss, impedancia, CTE, warpage

Una vez que el alcance está claro, la calidad se vuelve medible. La siguiente tabla enumera los parámetros que deciden si un sustrato HBM3 funciona.

Métrica	Por qué importa	Rango típico o factores de influencia	Cómo se mide
Insertion loss	El exceso de pérdida erosiona el ojo (eye) y corrompe los datos.	~0,8–1,5 dB/pulgada a la frecuencia de Nyquist de 3,2 GHz (6,4 Gbps); caracterice el canal hasta ~16 GHz (≈5.ª armónica) para el contenido del edge-rate. Impulsado por el Df del laminado.	Analizador de redes vectoriales (VNA).
Impedancia — DQ (Single-ended)	Las reflexiones añaden jitter e ISI en el bus de datos.	Los objetivos single-ended generalmente son ~40–50 Ω; el bus DQ es single-ended, no diferencial.	TDR.
Impedancia — reloj/strobe (Diferencial)	Los pares de reloj/strobe son diferenciales.	~80 Ω diferencial; controle al ±10% (ajústelo a ±5–7% donde el margen es estrecho). Nota: los objetivos diferenciales de 85/100 Ω pertenecen a enlaces SerDes en el host, no al bus HBM DQ.	TDR.
CTE (X/Y y Z)	El desajuste entre el silicio (~~2,6 ppm/°C) y el sustrato orgánico (~~12–17 ppm/°C) impulsa el pandeo (warpage) y la falla de la unión.	X/Y: 10–14 ppm/°C; Z: < 40 ppm/°C.	TMA (Análisis termomecánico).
Línea/espacio (L/S)	Establece la densidad de enrutamiento para miles de redes.	15/15 µm o menos para interposers RDL/orgánicos; ~30/30 µm para sustratos build-up (mSAP).	AOI + corte transversal (cross-section).
Rugosidad del cobre	El cobre rugoso eleva la pérdida por skin-effect.	Rz < 2,0 µm (lámina de cobre VLP/HVLP).	Perfilómetro / SEM.
Registro de vías (Via registration)	La desalineación abre conexiones en campos BGA densos.	±10 µm a ±25 µm según el número de capas.	Rayos X.

Utilice la calculadora de impedancia para obtener anchos de pista iniciales, luego valide frente al stack-up de su fabricante: los factores de grabado (etch factors) y el estilo de la malla de vidrio (glass style) cambian el número real.

Cómo elegir materiales y stack-up por aplicación

Diferentes programas priorizan distintas restricciones. La estrategia correcta del sustrato HBM3 depende de si se persigue el máximo rendimiento, costo, confiabilidad o rendimiento de primera pasada (first-pass yield).

1. Aceleradores de entrenamiento de IA (Máximo rendimiento)

Prioridad: Signal integrity y margen térmico (thermal headroom).
Compensación: Mayor costo y plazo de entrega (lead time) más largo.
Guía: Laminados ultra-low-loss (Panasonic Megtron 7, Isola Tachyon 100G) y PCB HDI con más de 4 capas build-up (any-layer HDI). No comprometa el grado del material para ahorrar costos.

2. Aceleradores Edge / Inferencia (Sensibles a costos)

Prioridad: Costo y factor de forma (form factor).
Compensación: Longitud de pista utilizable más corta.
Guía: Los materiales de pérdida media (mid-loss) pueden funcionar si el enrutamiento de ASIC a HBM3 es muy corto. El control de impedancia sigue siendo obligatorio.

3. Aeroespacial y Defensa (Confiabilidad)

Prioridad: Confiabilidad a largo plazo en ciclos térmicos (thermal cycling) severos.
Compensación: Conjunto de materiales restringido y calificado.
Guía: Priorice la coincidencia de CTE y la resistencia a la delaminación; materiales de alto Tg y calidad de construcción de PCBs de servidores/data-center según IPC Class 3.

4. Prototipado / NPI (Velocidad y rendimiento)

Prioridad: Construcción predecible y rápida en el primer intento.
Compensación: Densidad relajada para proteger el rendimiento (yield).
Guía: Simplifique el stack-up; evite el L/S extremo (manténgalo en ≥ 40 µm donde el diseño lo permita) para que el primer lote tenga un buen yield para pruebas funcionales.

5. Paquetes con alta carga térmica

Prioridad: Extracción de calor.
Compensación: Ensamblaje mecánico más complejo.
Guía: Planos térmicos/de potencia de cobre pesado (heavy-copper) y un acabado plano (ENEPIG) para contacto con el disipador térmico.

6. Interposer orgánico/RDL vs. Interposer de silicio

La decisión: El silicio es más denso pero caro; el orgánico/RDL es más barato con límites de enrutamiento.
Guía: Un L/S por debajo de ~2 µm implica un interposer de silicio (territorio de la fábrica de obleas). Un L/S de 10–15 µm es la zona donde es factible un interposer orgánico/RDL o un Substrate-like PCB (SLP), y donde APTPCB puede asesorar sobre la viabilidad de fabricación.

Lista de verificación de diseño y fabricación de sustratos HBM3

HBM3 substrate AOI and process verification

Esta lista de verificación es lo que convierte un diseño de HBM3 en una placa con buen rendimiento (yields).

Definición del Stack-up — Recomendación: Simétrico, número de capas par. Riesgo: Los apilamientos asimétricos se curvan (bowing) durante el reflow y rompen los microbumps. Aceptación: Simulación de warpage < 1%.
Validación del material — Recomendación: Dk < 3.5 y Df < 0.005 a 10 GHz. Riesgo: La atenuación limita la tasa de datos que se puede alcanzar. Aceptación: Confirme contra hojas de datos de Isola/Megtron en la frecuencia.
Diseño de vías y fan-out — Recomendación: Microvías apiladas (stacked) o escalonadas (staggered) en el campo BGA, no PTHs. Riesgo: Los stubs de los PTH degradan la SI y desperdician área. Aceptación: Relación de aspecto DFM ~0.8:1 para microvías.
Integridad de la potencia (Power integrity) — Recomendación: Planos de alimentación/tierra adyacentes para capacitancia interplano (interplane capacitance). Riesgo: La caída de voltaje (voltage droop) causa errores en el HBM3 bajo carga. Aceptación: Caída IR (IR-drop) < 3% del riel.
Igualación de longitud (Length matching) — Recomendación: Emparejar dentro de un byte lane (≤ 0.5 mm o según especificación). Riesgo: El sesgo de tiempo (timing skew) rompe el bus paralelo. Aceptación: Reporte CAD.
Registro de máscara de soldadura (Solder-mask registration) — Recomendación: LDI (Laser Direct Imaging). Riesgo: La máscara en los pads evita el asiento (seating) correcto. Aceptación: Registro ±10 µm.
Acabado superficial (Surface finish) — Recomendación: ENEPIG o solder-on-pad. Riesgo: Black-pad con ENIG; HASL es demasiado irregular para un paso fino (fine pitch). Aceptación: Medida de planitud (flatness).
Simulación de warpage — Recomendación: Simular todo el perfil de reflow hasta los 260 °C. Riesgo: El warp de tipo "sonrisa/llanto" (smile/cry) abre las uniones de las esquinas. Aceptación: Simulación Shadow Moiré.
Cupones de prueba de impedancia — Recomendación: Cupones en los rieles (rails) que reflejen el enrutamiento de capas internas. Riesgo: La producción se desvía del modelo. Aceptación: TDR dentro del ±5%.
Prueba eléctrica final — Recomendación: 100% netlist (flying probe o bed-of-nails). Riesgo: Las aperturas profundas en el HDI son irreparables. Aceptación: Aprobado por IPC-9252 Class 3.

Errores comunes en PCB de Interposer HBM3 (y soluciones)

Estos son los patrones de falla que atrapan a los equipos que usan 2.5D por primera vez.

Tratarlo como un HDI estándar. Solución: Los sustratos HBM3 necesitan un registro más ajustado y un pitch más fino (frecuentemente < 40 µm) que el HDI convencional; asigne presupuesto para ello.
Ignorar zonas de exclusión (keep-out zones). Solución: Las pilas HBM3 y el ASIC necesitan espacio para la dispensación del underfill; confirme las reglas de ensamblaje antes de finalizar el layout.
Usar FR-4 estándar. Solución: Su Df y CTE lo descalifican; use laminados low-loss destinados a la fabricación avanzada de PCB.
Cruzar planos de referencia divididos (Split reference planes). Solución: Una discontinuidad de la ruta de retorno crea fallas de EMI y SI; mantenga una referencia continua debajo de cada red de alta velocidad.
Subestimar el desajuste del CTE. Solución: El silicio (~~2.6) vs orgánico (~~14) es el principal factor de fallas; use underfill, refuerzos (stiffeners) y materiales de sustrato con menor CTE.
Desacoplamiento (Decoupling) insuficiente. Solución: HBM3 conmuta corriente rápidamente; coloque condensadores de baja inductancia mediante via-in-pad en la parte posterior para reducir la inductancia del bucle (loop inductance).
Márgenes de planitud holgados (loose flatness callouts). Solución: Incluso una varianza local de 50 µm abre las uniones fine-pitch; especifique un bow/twist < 0.5% en el plano de fabricación (fab drawing).

Costo, plazo de entrega, materiales y pruebas: Preguntas frecuentes sobre el sustrato HBM3

1. ¿Qué impulsa el costo de un sustrato HBM3? Dos cosas: el material (los laminados low-loss cuestan 3–5 veces más que el FR-4) y la cantidad de capas HDI. Una construcción de microvías apiladas 4+N+4 cuesta mucho más que un multicapa estándar.

2. ¿En qué se diferencian las pruebas de HBM3 de las de un PCB estándar? Además de probar cortocircuitos/aperturas, usted agrega pruebas de impedancia a tolerancias más estrictas (±5%) y generalmente Interconnect Stress Testing (IST) para demostrar que las microvías sobreviven a los ciclos térmicos.

3. ¿Cuáles son los plazos de entrega (lead times) típicos? Aproximadamente 4–6 semanas para prototipos y 6–8 semanas para la producción, impulsados por los ciclos de laminación y la disponibilidad de materiales especiales. Los pedidos urgentes (expedites) están limitados por la física del curado (cure).

4. ¿Qué materiales son adecuados para diseños HBM3? Laminados con bajo Dk/Df: Panasonic Megtron 6/7, Isola Tachyon 100G y la serie Rogers RO4000 en ciertas capas, elegidos por frecuencia y presupuesto.

5. ¿Cuál es el límite de aceptación de warpage? Generalmente < 0.75% de la diagonal; para paquetes grandes, un límite estricto de alrededor de ~100–150 µm de deflexión máxima es común para garantizar el reflow BGA.

6. ¿Puedo usar una lámina de cobre estándar? No, utilice cobre HVLP/VLP. La rugosidad estándar se comporta como resistencia añadida en las frecuencias de HBM3 (efecto pelicular - skin effect).

7. ¿Cómo manejo la gestión térmica en el sustrato? Con vías térmicas debajo de los pads de componentes atados a la tierra interna y, para un flujo extremo, un núcleo de metal (metal core) o moneda de cobre (copper coin).

8. ¿Qué bump pitch se puede lograr para sustratos orgánicos? Hasta ~130 µm para sustratos estándar y ~40–50 µm para Substrate-like PCBs (SLP) utilizando procesamiento semi-aditivo modificado (mSAP).

Herramientas y recursos relacionados

Calculadora de impedancia: calcule anchos de pista single-ended y diferenciales: Impedance Calculator.
Biblioteca de materiales: compare las propiedades de Isola, Megtron y Rogers: Materials.
Guías DFM: límites de fabricación de HDI y fine-pitch: DFM Guidelines.
Lectura relacionada: control de la temperatura y el warpage durante el montaje: Warpage Control During Assembly.

Glosario del PCB Interposer HBM3

Término	Definición
2.5D packaging	Dies (matrices) colocados uno al lado del otro sobre un interposer, el cual se asienta en un sustrato/PCB.
Interposer	La capa de enrutamiento fine-pitch (silicio o RDL/orgánico) entre el die y el sustrato.
Build-up substrate	El sustrato base con alto número de capas y fine-line (clase ABF/BT) que distribuye el E/S del interposer a un BGA.
TSV	Through-Silicon Via: una conexión vertical a través de un die/interposer de silicio.
Microbump	Pequeña protuberancia de soldadura (solder bump) que conecta el die con el interposer.
CoWoS	Empaque 2.5D de TSMC "Chip-on-Wafer-on-Substrate" mediante un interposer de silicio.
EMIB	Puente de interconexión multipastilla integrado de Intel (Embedded Multi-die Interconnect Bridge): puentes de silicio embebidos en sustrato orgánico.
CTE	Coeficiente de expansión térmica (Coefficient of thermal expansion).
Underfill	Epoxi inyectado debajo del die/interposer para aliviar el estrés mecánico.
HDI	Interconexión de alta densidad (microvías, vías ciegas/enterradas).
mSAP	Proceso semi-aditivo modificado: permite líneas más finas que el grabado sustractivo (subtractive etching).
Insertion loss	Pérdida de potencia de señal a lo largo de una pista/línea de transmisión.
Frecuencia de Nyquist	La mitad de la tasa de datos (3,2 GHz para 6,4 Gbps); el punto de referencia para las especificaciones de pérdida.
Any-layer HDI	Estructura que permite vías entre cualquier capa para máxima libertad de enrutamiento.

Conclusión y siguientes pasos

Un sistema HBM3 operativo necesita algo más que un esquema limpio; necesita una estrategia de sustrato que equilibre las pérdidas, la térmica, el CTE y la viabilidad de fabricación, con suficiente margen de densidad para sobrevivir al movimiento hacia el bus más amplio de HBM4. A medida que suben las tasas de datos y los recuentos de E/S, el margen de error en el sustrato desaparece.

Para una revisión de DFM, tenga listos:

Datos Gerber (RS-274X) u ODB++.
Requisitos de Stack-up: objetivos de impedancia (DQ single-ended y clock/strobe diferencial) y restricciones en el número de capas.
Especificaciones de material (por ejemplo, "Megtron 7 o equivalente").
Archivos de perforación (Drill files) que distinguen vías pasantes (through), ciegas (blind) y enterradas (buried).
Lista de conexiones (Netlist) para pruebas IPC-9252.

Involucre a APTPCB temprano y elimine los riesgos de las partes más difíciles (selección de material de alta velocidad, simetría del stack-up HDI y gestión del CTE) para que su plataforma HBM3 (y la lista para HBM4) funcione a toda velocidad. Cargue sus datos para una revisión de DFM y cotización.