Lista de verificación de sustratos RDL fan-out: Guía de diseño completa y especificaciones DFM

La tecnología fan-out de capa de redistribución (RDL) fan-out (30 segundos)

Lista de verificación rápida del sustrato RDL fan-out (30 segundos)

La tecnología fan-out de capa de redistribución (RDL) cierra la brecha entre los chips de silicio y las placas de circuito impreso al crear interconexiones de alta densidad sin un sustrato de encapsulado tradicional. Para garantizar el rendimiento y la fiabilidad, los ingenieros deben validar parámetros específicos durante las fases de diseño y fabricación.

Restricciones de Línea/Espacio (L/S): Verifique el ancho mínimo de la traza y el espaciado, que típicamente oscilan entre 2µm/2µm y 10µm/10µm dependiendo del proceso de litografía.
Selección del Material Dieléctrico: Confirme el uso de Polimida Fotosensible (PSPI) o PBO (Polibenzoxazol) para una elongación adecuada y compatibilidad con la temperatura de curado.
Relación de Aspecto de Vía: Asegúrese de que las relaciones de aspecto de las fotovías permanezcan por debajo de 1:1 o 1.5:1 para garantizar un chapado completo y continuidad eléctrica.
Control de Alabeo: Valide el CTE (Coeficiente de Expansión Térmica) del portador y las propiedades del compuesto de moldeo para evitar que el alabeo del panel/oblea exceda 1-2 mm durante el procesamiento.
Tolerancia de Desplazamiento del Chip: Tenga en cuenta el movimiento del chip durante el moldeo; la lógica de compensación típica requiere una medición precisa de la posición del chip antes del patrón RDL.
Especificaciones UBM (Under Bump Metallization): Verifique el diámetro y la composición de UBM (Ti/Cu/Ni) para asegurar una adhesión robusta de la bola de soldadura.

La tecnología fan-out de capa de redistribución (RDL) fan-out (y cuándo no)

Comprender cuándo implementar una arquitectura RDL fan-out frente a un encapsulado estándar de wire-bond o flip-chip es el primer paso en el proceso de diseño.

Utilice esta lista de verificación cuando:

Se requiere un alto número de E/S: El diseño requiere más conexiones de E/S de las que la huella del chip puede soportar (límite Fan-In alcanzado).
El factor de forma es crítico: Necesita el perfil más delgado posible (altura z) para dispositivos móviles o wearables.
Integración Heterogénea: Está combinando múltiples chips (SiP) con diferentes nodos en un solo encapsulado utilizando interconexiones RDL.
Rendimiento Eléctrico: Necesita rutas de señal más cortas y una menor inductancia parasitaria en comparación con el wire bonding.
Gestión Térmica: El diseño se beneficia de rutas térmicas directas a través del RDL hacia la PCB.

No utilice esta lista de verificación cuando:

Bajo número de pines: Los encapsulados estándar de leadframe o wire-bond son significativamente más baratos para chips de baja complejidad.
Densidad de Potencia Extrema: Las aplicaciones de muy alta potencia pueden requerir leadframes de cobre pesado o sustratos cerámicos en lugar de RDL de película delgada.
Restricciones de Costo Estrictas: Si la aplicación no exige alta densidad, los sustratos laminados tradicionales (BGA) ofrecen un costo de entrada más bajo.
Gran tamaño de chip con bajo número de E/S: Si el chip es lo suficientemente grande como para acomodar todos los bumps (Fan-In), el Fan-Out añade una complejidad de proceso innecesaria.

La tecnología fan-out de capa de redistribución (RDL) fan-out (parámetros clave y límites)

Reglas y especificaciones de la lista de verificación para sustratos RDL fan-out (parámetros clave y límites)

Seguir un conjunto estricto de reglas de diseño es esencial para la fabricabilidad. APTPCB (Fábrica de PCB APTPCB) recomienda adherirse a estos rangos estándar para maximizar el rendimiento.

Regla / Parámetro	Valor/Rango Recomendado	Por qué es importante	Cómo verificar	Si se ignora
Mín. Línea/Espacio (L/S)	2µm/2µm (Gama alta) a 10µm/10µm	Determina la densidad de enrutamiento y la integridad de la señal.	AOI (Inspección Óptica Automatizada)	Cortocircuitos, aperturas o diafonía de señal.
Diámetro de la Vía	5µm - 20µm	Conecta diferentes capas RDL; afecta la resistencia.	SEM de sección transversal	Alta resistencia de la vía o circuitos abiertos.
Espesor dieléctrico	5µm - 10µm por capa	Controla la impedancia y la tensión de ruptura.	Perfilómetro / Elipsometría	Desajuste de impedancia o ruptura eléctrica.
Paso de Pad	40µm - 150µm	Coincide la densidad de E/S del chip con el RDL.	Análisis Gerber	Desalineación durante la litografía.
Espesor del cobre	3µm - 8µm	Impacta la capacidad de transporte de corriente y la resistencia.	Fluorescencia de Rayos X (XRF)	Sobrecalentamiento o fusión de trazas bajo carga.
Presupuesto de desplazamiento del chip	< 10µm	Los chips se mueven durante el moldeo; la litografía debe adaptarse.	Inspección metrológica post-moldeo	Vías desalineadas que golpean el silicio activo.
Límite de deformación	< 1mm (Panel/Oblea)	Crítico para la manipulación en equipos automatizados.	Moiré de sombra	Errores de manipulación, fallos de la ventosa de vacío.
Diámetro UBM	200µm - 300µm (típico)	Interfaz para las bolas de soldadura a la PCB.	Microscopía óptica	Uniones de soldadura débiles, fallo en la prueba de caída.
Apertura de pasivación	> 5µm de superposición	Protege las almohadillas de Cu de la oxidación/corrosión.	AOI	Corrosión, fallo de fiabilidad a largo plazo.
Material de las bolas de soldadura	SAC305 / SAC405	Aleaciones estándar sin plomo para la fiabilidad.	Certificado de Material (CoC)	Uniones frágiles o problemas de punto de fusión.
Desajuste de CTE	< 10 ppm/°C de diferencia	Reduce el estrés entre el chip, el molde y el RDL.	ATD (Análisis Termo-Mecánico)	Delaminación o agrietamiento durante el reflujo.

La tecnología fan-out de capa de redistribución (RDL) fan-out (puntos de control del proceso)

La implementación de un diseño RDL fan-out implica un proceso de construcción secuencial. Cada paso requiere una validación específica para evitar la acumulación de errores.

Inspección de obleas/chips entrantes (KGD)
- Acción: Verificar los chips conocidos buenos (KGD) antes del procesamiento.
- Parámetro clave: Rendimiento de la prueba eléctrica > 99%.
- Verificación: Mapear los chips defectuosos para asegurar que no se coloquen en el portador.
Preparación del portador y laminación de la cinta
- Acción: Preparar el portador temporal de vidrio o acero con cinta de liberación térmica.
- Parámetro clave: Fuerza de adhesión (suficientemente baja para la liberación, suficientemente alta para el procesamiento).
- Verificación: Inspeccionar la presencia de burbujas o partículas debajo de la cinta.
Colocación del chip (Pick and Place)

Action: Colocar los dados boca abajo sobre el portador con alta precisión.
Key Parameter: Precisión de colocación (< ±5µm).
Check: Verificación óptica de las coordenadas del dado en relación con las marcas de referencia.

Moldeo por compresión
- Action: Encapsular los dados con compuesto de moldeo epoxi (EMC).
- Key Parameter: Uniformidad del espesor del molde y temperatura de curado.
- Check: Medir la variación total de espesor (TTV) y verificar la ausencia de huecos.
Liberación y despegue del portador (si es Chip-First Face-Up)
- Action: Retirar el portador para exponer los pads del dado (dependiente del proceso).
- Key Parameter: Perfil de temperatura de liberación.
- Check: Inspeccionar la superficie del dado en busca de residuos.
Deposición de la capa dieléctrica 1
- Action: Recubrir por centrifugación o laminar un dieléctrico fotosensible (PI/PBO).
- Key Parameter: Espesor de la película (p. ej., 5µm).
- Check: Verificar la uniformidad y la ausencia de poros.
Litografía y formación de vías
- Action: Exponer y desarrollar las vías para conectar a los pads del dado.
- Key Parameter: Energía de exposición y tiempo de desarrollo.
- Check: Medir el diámetro inferior de la vía y los residuos (velo).
Capa semilla y chapado RDL
- Action: Pulverizar una capa semilla de Ti/Cu, luego electrodepositar las trazas de cobre.
- Key Parameter: Densidad de corriente de chapado y química del baño.
- Check: Medir la altura y el ancho de las trazas (verificación L/S).
Grabado de la capa semilla

Acción: Eliminar la capa de siembra temporal para aislar las trazas.
Parámetro clave: Selectividad de la velocidad de grabado.
Verificación: Prueba eléctrica de cortocircuitos entre trazas adyacentes.

Caída de bolas y reflujo
- Acción: Aplicar fundente y colocar bolas de soldadura en las almohadillas UBM.
- Parámetro clave: Temperatura máxima de reflujo (p. ej., 245°C).
- Verificación: Prueba de cizallamiento e inspección de la coplanaridad de las bolas.

La tecnología fan-out de capa de redistribución (RDL) fan-out (modos de falla y soluciones)

Incluso con una lista de verificación robusta, pueden ocurrir defectos. Utilice esta guía para diagnosticar y solucionar problemas comunes de RDL fan-out.

Síntoma: Desplazamiento / Desalineación del chip
- Causa: Movimiento de los chips durante el proceso de moldeo a alta presión.
- Verificación: Comparar las coordenadas previas y posteriores al moldeo.
- Solución: Optimizar la presión/velocidad de moldeo; utilizar escalado de litografía adaptativa.
- Prevención: Usar cinta de mayor adhesión o técnicas de subllenado de moldeo.
Síntoma: Agrietamiento de las trazas RDL
- Causa: Alta tensión debido a la falta de coincidencia del CTE entre el EMC, el chip y el polímero RDL.
- Verificación: Resultados de la prueba de ciclo térmico (TCT); análisis de sección transversal.
- Solución: Seleccionar un dieléctrico con mayor elongación; ajustar el CTE del EMC.
- Prevención: Simular el estrés utilizando FEA (Análisis de Elementos Finitos) antes del congelamiento del diseño.
Síntoma: Delaminación
- Causa: Mala adhesión entre la capa de siembra y el dieléctrico o la superficie del chip.
Verificación: C-SAM (Microscopía Acústica de Barrido) para detectar huecos en la interfaz.
Solución: Mejorar el proceso de limpieza/desbarbado con plasma antes de la pulverización catódica.
Prevención: Monitorear la rugosidad de la superficie y las condiciones de la cámara de plasma.
Síntoma: Chapado de Vía Incompleto
Causa: Relación de aspecto de la vía demasiado alta o aire atrapado en las vías ciegas.
Verificación: SEM de sección transversal que muestra vacíos en las vías.
Solución: Reducir el espesor dieléctrico o aumentar el diámetro de la vía; optimizar la agitación del chapado.
Prevención: Adherirse a las reglas de relación de aspecto (típicamente < 1:1).
Síntoma: Deformación que excede la especificación
Causa: Apilamiento asimétrico o curado inadecuado del EMC.
Verificación: Medición de Moiré de Sombra a temperatura ambiente y de reflujo.
Solución: Ajustar el recubrimiento posterior para equilibrar el estrés; optimizar el espesor del portador.
Prevención: Equilibrar la densidad de cobre en las capas RDL.
Síntoma: Circuitos Abiertos Eléctricos
Causa: Contaminación por partículas que bloquea la litografía o sobregrabado.
Verificación: Superposición del mapa de defectos AOI con datos de pruebas eléctricas.
Solución: Mejorar la clase de sala limpia; ajustar la concentración del grabador.
Prevención: Control estricto de partículas y manejo automatizado de obleas.

La tecnología fan-out de capa de redistribución (RDL) (decisiones de diseño y compensaciones)

Elegir la estrategia RDL correcta depende de equilibrar el rendimiento, el costo y el volumen.

Chip-First vs. Chip-Last

Chip-First: Los chips se colocan primero, luego se construye la RDL encima. Mejor para el rendimiento si se gestiona el desplazamiento del chip. Menor costo para aplicaciones estándar.
Chip-Last (RDL-First): La RDL se construye sobre un soporte, luego se adhieren los chips. Mejor para chips de gama alta con L/S muy finos porque la RDL se construye sobre un soporte plano y estable sin problemas de desplazamiento del chip. Mayor costo.

Nivel de oblea (WLP) vs. Nivel de panel (PLP)

Nivel de oblea: Utiliza obleas redondas estándar de 300 mm. Ecosistema de equipos maduro. Ideal para diseños de alta precisión, menor volumen o muy alta densidad.
Nivel de panel: Utiliza paneles rectangulares grandes (por ejemplo, 600 mm x 600 mm). Mayor rendimiento y menor costo por unidad debido a la eficiencia del área. Ideal para la producción en masa de electrónica de consumo, pero los estándares de equipos están menos unificados.

Material dieléctrico: PI vs. PBO

Poliimida (PI): Mayor temperatura de curado (300°C+), excelente resistencia química. Estándar durante muchos años.
PBO: Menor temperatura de curado (200°C-250°C), mejores propiedades eléctricas (menor Dk/Df). Preferido para RF y chips sensibles.

La tecnología fan-out de capa de redistribución (RDL) FAQ (costo, tiempo de entrega, defectos comunes, criterios de aceptación, archivos DFM)

1. ¿Cuál es el factor de costo típico en la fabricación de fan-out RDL? Los principales factores de costo son el número de capas RDL (pasos de máscara) y la pérdida de rendimiento debido al desecho de Known Good Dies (KGD) si el paquete final falla. Minimizar el número de capas reduce significativamente el costo. 2. ¿Cómo se compara el tiempo de entrega del fan-out RDL con el del flip-chip estándar? El fan-out RDL a menudo tiene un tiempo de ciclo más corto que el flip-chip porque elimina los tiempos de espera de fabricación y ensamblaje del sustrato. Sin embargo, los tiempos de entrega de NPI (Introducción de Nuevos Productos) pueden ser de 4 a 8 semanas para la generación de máscaras y el ajuste del proceso.

3. ¿Cuáles son los criterios de aceptación estándar para el ancho de línea RDL? La aceptación suele ser de ±10% del ancho de diseño nominal. Para una línea de 5µm, el ancho medido debe estar entre 4,5µm y 5,5µm.

4. ¿Puedo usar archivos Gerber estándar para el diseño de fan-out RDL? Aunque se aceptan archivos Gerber, se prefieren los formatos GDSII u ODB++ para el fan-out RDL porque manejan mejor las geometrías complejas y las definiciones de capas de la litografía de grado semiconductor que los Gerber de PCB estándar.

5. ¿Cómo especifico la impedancia para las trazas RDL? Debe especificar la impedancia objetivo (por ejemplo, 50Ω) y proporcionar la constante dieléctrica (Dk) del polímero (PI/PBO). El fabricante ajustará el ancho de la traza y el espesor dieléctrico para que coincidan.

6. ¿Cuál es el paso mínimo de vía para el fan-out RDL? Para procesos estándar, el paso mínimo de vía es de alrededor de 10µm-15µm. Los procesos avanzados pueden lograr pasos más ajustados, pero el costo aumenta.

7. ¿Cómo maneja APTPCB el DFM para el fan-out RDL? Revisamos el apilamiento (stack-up), las violaciones L/S y el equilibrio de la densidad del metal. Consulte nuestras directrices DFM para conocer las reglas generales que se aplican a las interconexiones de alta densidad. 8. ¿Se requiere underfill para los paquetes RDL fan-out? Generalmente, no. El compuesto de moldeo actúa como protección. Sin embargo, podría ser necesario un underfill a nivel de placa después del montaje en la PCB para la fiabilidad en pruebas de caída.

9. ¿Qué pruebas se realizan en el sustrato RDL terminado? Las pruebas incluyen el test eléctrico de Abierto/Corto (O/S), AOI (Inspección Óptica Automatizada) y la inspección visual para detectar grietas o huecos.

10. ¿Puede el RDL fan-out manejar señales RF de alta frecuencia? Sí. Las cortas longitudes de interconexión y los dieléctricos de baja pérdida (como PBO) lo hacen excelente para aplicaciones 5G y de ondas milimétricas (mmWave).

11. ¿Cuál es el número máximo de capas RDL soportadas? La mayoría de los diseños utilizan 1-3 capas. Superar las 4 capas aumenta significativamente el riesgo de estrés y deformación, requiriendo un cuidadoso equilibrio del CTE.

12. ¿Cómo valido la fiabilidad de mi diseño RDL? Se requieren pruebas de fiabilidad JEDEC estándar (ciclos de temperatura, HAST, prueba de caída). Asegúrese de que su diseño pase la simulación antes de la fabricación.

La tecnología fan-out de capa de redistribución (RDL) fan-out (páginas y herramientas relacionadas)

Capacidades de PCB HDI: Comprenda las interconexiones de alta densidad que comparten principios de diseño similares con RDL.
Fabricación avanzada de PCB: Explore otras tecnologías avanzadas de encapsulado y sustrato disponibles en APTPCB.
Ensamblaje BGA y de paso fino: Conozca los desafíos de ensamblaje para componentes de paso fino que los encapsulados RDL fan-out a menudo reemplazan o con los que se interconectan.

La tecnología fan-out de capa de redistribución (RDL) fan-out (términos clave)

Término	Definición
RDL (Capa de redistribución)	Capas metálicas depositadas en un chip o oblea para redirigir las almohadillas de E/S a nuevas ubicaciones.
Fan-Out	Tecnología de encapsulado donde las conexiones de E/S se extienden más allá del borde físico del chip.
Fan-In	Encapsulado donde todas las conexiones de E/S se encuentran dentro del perímetro del chip.
EMC (Compuesto de moldeo epoxi)	El material encapsulante utilizado para proteger el chip y formar el cuerpo del encapsulado.
UBM (Metalización bajo bump)	La capa de interfaz metálica entre la almohadilla de cobre y la bola de soldadura.
L/S (Línea/Espacio)	El ancho de una traza metálica y la distancia a la traza adyacente.
KGD (Chip conocido bueno)	Chips desnudos que han sido probados y verificados como funcionales antes del encapsulado.
CTE (Coeficiente de dilatación térmica)	Una medida de cuánto se expande un material con la temperatura; crítico para la fiabilidad.
Desplazamiento del chip	El movimiento involuntario del chip durante el proceso de moldeo.
PBO (Polibenzoxazol)	Un polímero dieléctrico de alto rendimiento utilizado para las capas RDL.
PI (Poliimida)	Un polímero fotosensible común utilizado como dieléctrico en estructuras RDL.
Capa semilla	Una fina capa metálica (generalmente Ti/Cu) pulverizada para permitir el electrochapado.

La tecnología fan-out de capa de redistribución (RDL) fan-out (revisión DFM + precios)

¿Listo para llevar su diseño del concepto a la producción? APTPCB ofrece revisiones DFM exhaustivas y precios competitivos para empaquetado avanzado y sustratos de alta densidad.

Para obtener un presupuesto preciso, proporcione:

Datos de diseño: Archivos GDSII, ODB++ o Gerber.
Apilamiento: Número de capas deseado, espesor dieléctrico y preferencia de material (PI vs PBO).
Volumen: Cantidad de prototipos vs. objetivos de producción en masa.
Requisitos especiales: Control de impedancia, acabados superficiales específicos o protocolos de prueba.

La tecnología fan-out de capa de redistribución (RDL) fan-out

Navegar con éxito por la lista de verificación de sustratos RDL fan-out requiere un enfoque disciplinado en las reglas de diseño, la selección de materiales y la validación del proceso. Al adherirse a las especificaciones de L/S, formación de vías y control de la deformación descritas en esta guía, los ingenieros pueden lograr soluciones de empaquetado avanzado fiables y de alto rendimiento. Ya sea que esté prototipando un nuevo SiP o escalando un procesador móvil, una atención rigurosa a estos elementos de la lista de verificación garantiza que su producto cumpla con las demandas de la electrónica moderna.