Enrutamiento de sustrato RDL fan-out

Las Capas de Redistribución (RDL): qué cubre este manual (y a quién está dirigido)

Esta guía está diseñada para ingenieros de hardware, arquitectos de encapsulado y responsables de adquisiciones encargados de buscar soluciones de ruteo de sustrato fan-out RDL. A medida que la miniaturización de semiconductores se ralentiza, la carga del rendimiento se traslada al encapsulado. Las Capas de Redistribución (RDL) en el encapsulado Fan-Out (FOWLP/FOPLP) son críticas para salvar la brecha entre las E/S de los chips a escala nanométrica y las geometrías de las placas a escala milimétrica.

Es probable que esté leyendo esto porque el HDI estándar ya no es suficiente para su densidad de E/S, o está pasando de la unión por hilo (wire-bond) a un encapsulado flip-chip avanzado o a nivel de oblea. La transición implica complejas compensaciones entre la resolución de línea/espacio, la integridad de la señal y la fiabilidad mecánica. Un fallo en la capa RDL inutiliza el costoso silicio.

Este manual va más allá de la teoría. Se centra en la fase de adquisición y validación de ingeniería. Describimos exactamente qué especificaciones definir, dónde residen los riesgos de fabricación ocultos y cómo auditar a un proveedor como APTPCB (Fábrica de PCB APTPCB) para asegurar que puedan entregar producción a escala. Proporcionamos listas de verificación prácticas para agilizar su proceso de toma de decisiones.

Las Capas de Redistribución (RDL) es el enfoque correcto (y cuándo no lo es)

Comprender la utilidad específica de la tecnología RDL evita la sobreingeniería y los costos innecesarios.

Utilice RDL Fan-Out cuando:

La densidad de E/S es crítica: Su dado tiene un alto número de E/S que excede el área disponible para los bumps de fan-in estándar. Necesita "desplegar" (fan out) las conexiones a un área más grande para acomodar los pasos BGA estándar.
Restricciones de factor de forma: Requiere el perfil de paquete más delgado posible. RDL elimina la necesidad de un núcleo de sustrato orgánico separado en algunas arquitecturas (como el fan-out a nivel de oblea).
Rendimiento eléctrico: Necesita rutas de señal más cortas de lo que puede proporcionar la unión por hilo (wire bonding) para reducir la inductancia y capacitancia parásitas en aplicaciones SerDes de alta velocidad o RF.
Integración heterogénea: Está combinando múltiples dados (chiplets) con diferentes nodos de proceso en un solo paquete y necesita un enrutamiento de alta densidad para interconectarlos.
Gestión térmica: Necesita conexiones directas de cobre desde la cara del dado a la placa del sistema para mejorar la disipación de calor en comparación con las uniones por hilo.

No utilice RDL Fan-Out cuando:

Bajo número de E/S: Si la unión por hilo estándar o los paquetes con marco de plomo pueden manejar la conectividad, RDL es un factor de costo innecesario.
Sensibilidad extrema al costo: Para productos electrónicos de consumo masivo donde los paquetes BGA o QFN estándar son suficientes, los costos de litografía de RDL de paso fino pueden ser prohibitivos.
Requisitos de alta potencia/corriente: Si bien RDL puede manejar potencia, las aplicaciones de corriente extremadamente alta podrían beneficiarse más de las PCB de cobre pesado o módulos de potencia específicos con trazas más gruesas de lo que permiten los procesos RDL típicos (generalmente <10 µm de espesor).
Tamaño de dado grande con alta desajuste de CTE: Si el dado es muy grande y el CTE de la placa es muy diferente, la salida directa sin un interposer o alivio de tensión de underfill puede provocar fallas por fatiga en las uniones de soldadura.

Requisitos que debe definir antes de solicitar una cotización

Los requisitos vagos conducen a "consultas de ingeniería" (EQ) que retrasan los proyectos semanas. Defina estos parámetros claramente para obtener una cotización precisa y comentarios de DFM de inmediato.

Ancho y espacio de línea (L/S): Defina el ancho y espaciado mínimo de las trazas. El RDL típico requiere de 2µm/2µm a 10µm/10µm. Sea específico sobre qué capas requieren el paso más fino.
Cantidad de capas RDL: Especifique el número de capas de redistribución (p. ej., 1 RDL, 2 RDL, 3+ RDL). Más capas aumentan la flexibilidad de enrutamiento, pero aumentan significativamente el riesgo de rendimiento y el costo.
Material dieléctrico: Especifique el tipo de polímero (p. ej., Poliamida (PI), PBO, BCB o ABF). Esto determina las temperaturas de curado, la constante dieléctrica (Dk) y las tasas de absorción de humedad.
Especificaciones de vías: Defina el tipo de vía (ciega, apilada, escalonada), el diámetro (típicamente 10µm–50µm para RDL) y el tamaño de la almohadilla de captura.
Espesor del Cobre: Especifique el espesor de cobre requerido para los planos de señalización frente a los planos de potencia. El cobre RDL a menudo se platea de forma semiaditiva (SAP) y es más delgado que la lámina de PCB estándar.
Acabado Superficial: Defina el acabado para las almohadillas (p. ej., ENEPIG, OSP, estaño por inmersión) para asegurar la compatibilidad con el ensamblaje posterior o la unión de bolas de soldadura.
Tamaño del Sustrato/Portador: Si se utiliza un fan-out a nivel de panel, especifique el tamaño del panel (p. ej., 510 mm x 515 mm) para optimizar la utilización.
Control de Impedancia: Enumere la impedancia objetivo (p. ej., 50Ω de terminación simple, 100Ω diferencial) y la tolerancia (típicamente ±10%). Esto obliga al proveedor a verificar las alturas de apilamiento.
Tolerancia a la Deformación: Defina la deformación máxima permitida a temperatura ambiente y temperatura de reflujo (p. ej., <100 µm en toda la unidad).
UBM (Metalización Bajo Bulto): Especifique la estructura UBM si el proveedor es responsable del proceso de bumping. Esto es crítico para la resistencia a la electromigración.
Estándares de Inspección: Cite los criterios de inspección específicos (p. ej., resolución AOI de hasta 1 µm, prueba eléctrica al 100%).
Nivel de Trazabilidad: Defina si necesita trazabilidad a nivel de panel o de unidad para los materiales y los datos del proceso.

Los riesgos ocultos que impiden la escalabilidad

La fabricación de RDL está más cerca del procesamiento de semiconductores que de la fabricación tradicional de PCB. Los riesgos son microscópicos pero tienen impactos macroscópicos.

Desplazamiento del Chip (Desalineación de Litografía):
Riesgo: Durante el proceso de moldeo (en FOWLP), los chips pueden moverse ligeramente. Si la litografía RDL posterior no compensa, las vías no alcanzarán las almohadillas del chip.
- Detección: AOI después del revelado; pruebas eléctricas de circuito abierto/cortocircuito.
- Prevención: Utilizar proveedores con "patronaje adaptativo" o máquinas de unión de chips de alta precisión.
Delaminación Inducida por Alabeo:
- Riesgo: La falta de coincidencia del CTE entre el compuesto de moldeo, el chip de silicio y el dieléctrico RDL provoca que la oblea/panel se alabee. Un alabeo excesivo conduce a la delaminación entre las capas RDL.
- Detección: Microscopía Acústica de Barrido (C-SAM); medición de alabeo por Shadow Moiré.
- Prevención: Selección cuidadosa del CTE del compuesto de moldeo; equilibrar la densidad de cobre en las capas superior e inferior.
Socavado por Grabado de la Capa Semilla:
- Riesgo: En el Proceso Semi-Aditivo (SAP), la capa semilla debe ser grabada. Si se graba de forma demasiado agresiva, socava la traza de señal, debilitando la adhesión y aumentando la resistencia.
- Detección: Análisis de sección transversal (SEM); mediciones de resistencia.
- Prevención: Control preciso de la química y el tiempo de grabado; uso de grabadores diferenciales.
Agrietamiento de Vías en la Interfaz:
- Riesgo: El ciclado térmico causa estrés en la interfaz entre la parte inferior de la vía y la almohadilla subyacente. Una limpieza deficiente (mancha) o intermetálicos frágiles causan grietas.
- Detección: Pruebas de choque térmico seguidas de monitoreo de resistencia; cortes con haz de iones enfocado (FIB).
Prevención: Procesos robustos de desmanchado por plasma; limpieza in situ con plasma antes del chapado.
Agrietamiento Dieléctrico:
- Riesgo: Materiales dieléctricos frágiles (como algunas epoxis fotosensibles) pueden agrietarse bajo estrés mecánico o choque térmico.
- Detección: Ciclos térmicos; inspección visual bajo aumento.
- Prevención: Usar materiales con mayor elongación a la rotura (p. ej., formulaciones específicas de Poliamida).
Electromigración (EM):
- Riesgo: La alta densidad de corriente en trazas RDL muy delgadas provoca la migración de átomos de cobre, creando vacíos (circuitos abiertos) o protuberancias (cortocircuitos).
- Detección: Pruebas de vida útil a alta temperatura (HTOL); simulación de densidad de corriente.
- Prevención: Reglas de diseño que limiten la densidad de corriente; uso de capas de barrera.
Absorción de Humedad (Efecto Palomitas):
- Riesgo: Los dieléctricos orgánicos absorben humedad. Durante el reflujo, esta humedad se convierte en vapor y delamina el RDL (efecto palomitas).
- Detección: Pruebas MSL (Nivel de Sensibilidad a la Humedad); análisis de ganancia de peso.
- Prevención: Horneado previo al ensamblaje; elección de materiales de baja absorción de humedad (como LCP o grados específicos de ABF).
Pérdida de Rendimiento por Límite de Resolución:
- Riesgo: Llevar la capacidad L/S de un proveedor al límite (p. ej., pedir 2µm en una línea de 5µm) resulta en cortocircuitos/circuitos abiertos debido a polvo o defectos de fotorresistencia.
- Detección: Análisis de rendimiento por oblea/panel; AOI.
Prevención: Diseñar con un margen de seguridad (p. ej., usar 5µm L/S si 2µm no es estrictamente necesario); aplicación de la clase de sala limpia.

Plan de validación (qué probar, cuándo y qué significa "aprobado")

Plan de validación (qué probar, cuándo y qué significa

No puede depender únicamente del Certificado de Conformidad (CoC) del proveedor. Debe validar la integridad del enrutamiento del sustrato fan-out RDL usted mismo o a través de un tercero.

Prueba de Continuidad en Cadena (Daisy Chain):
- Objetivo: Verificar la conectividad eléctrica de todas las redes, especialmente a través de las vías y los contactos del chip.
- Método: Diseñar un vehículo de prueba con interconexiones en cadena. Medir la resistencia.
- Aceptación: Resistencia dentro de ±10% de la simulación; sin circuitos abiertos.
Ciclo Térmico (TC):
- Objetivo: Probar la vida útil a la fatiga de las trazas de cobre y las vías bajo estrés térmico.
- Método: JEDEC JESD22-A104. -40°C a +125°C (o +150°C), de 500 a 1000 ciclos.
- Aceptación: Cambio de resistencia <10% (o <20% dependiendo de la clase); sin grietas en la sección transversal.
Almacenamiento a Alta Temperatura (HTS):
- Objetivo: Evaluar la estabilidad del material y el crecimiento intermetálico con el tiempo.
- Método: JEDEC JESD22-A103. 150°C durante 1000 horas.
- Aceptación: Sin delaminación; la resistencia al cizallamiento de los bultos (bumps) permanece dentro de las especificaciones.
Prueba de Estrés Altamente Acelerada (HAST polarizada):
- Objetivo: Probar la corrosión y el crecimiento dendrítico (migración electroquímica) bajo humedad y polarización.
Método: JEDEC JESD22-A110. 130°C, 85% HR, voltaje polarizado, 96 horas.
- Aceptación: Sin fallas en la resistencia de aislamiento; sin crecimiento dendrítico visible.
Prueba de Caída:
- Objetivo: Evaluar la robustez mecánica del RDL y las uniones de soldadura durante el impacto.
- Método: JEDEC JESD22-B111. Prueba de caída a nivel de placa.
- Aceptación: Supervivencia a un número definido de caídas (ej., 30 caídas) sin falla eléctrica.
Medición de Alabeo:
- Objetivo: Asegurar que el sustrato sea lo suficientemente plano para el ensamblaje SMT.
- Método: Moiré de sombra a temperatura ambiente, 150°C y 260°C.
- Aceptación: Alabeo <100µm (o estándar específico JEITA/JEDEC para el tamaño del encapsulado).
Análisis de Sección Transversal (Análisis de Construcción):
- Objetivo: Verificar las dimensiones físicas y la calidad del chapado.
- Método: Seccionamiento transversal mecánico e imágenes SEM.
- Aceptación: El espesor del cobre, la alineación de las vías y el espesor dieléctrico coinciden con las tolerancias del dibujo.
Prueba de Soldabilidad:
- Objetivo: Asegurar que las almohadillas se mojen correctamente durante el ensamblaje.
- Método: IPC-J-STD-003. Inmersión y observación o balanza de humectación.
- Aceptación: >95% de cobertura; humectación uniforme.

Lista de verificación del proveedor (RFQ + preguntas de auditoría)

Utilice esta lista de verificación al interactuar con APTPCB u otros fabricantes avanzados. Separa a los socios de RDL capaces de los talleres de PCB estándar.

Entradas de RFQ (Lo que usted envía)

Archivos Gerber/ODB++: Datos completos del diseño con definiciones claras de las capas.
Netlist: Formato IPC-356 para verificación de pruebas eléctricas.
Dibujo de apilamiento: Mostrando explícitamente los espesores dieléctricos, pesos de cobre y tipos de material.
Tabla de perforaciones/vías: Definiendo vías ciegas, enterradas y pasantes con relaciones de aspecto.
Requisitos de impedancia: Líneas específicas y planos de referencia.
Dibujo de panelización: Si tiene requisitos específicos de matriz para su línea de ensamblaje.
Especificación de aceptación: Referencia a IPC-6012 (Clase 2 o 3) o especificaciones internas específicas.
Previsión de volumen: EAU (Uso Anual Estimado) para determinar el nivel de precios y la asignación de la línea de producción.

Prueba de capacidad (Lo que deben demostrar)

Capacidad mínima de L/S: ¿Pueden demostrar una producción estable en el paso requerido (por ejemplo, 5µm/5µm)? Solicite datos de CpK.
Relación de aspecto de la vía: ¿Pueden chapar la relación de aspecto de sus vías (por ejemplo, 1:1 o 2:1 para vías ciegas) sin huecos?
Experiencia en SAP/mSAP: ¿Tienen una línea dedicada al Proceso Semi-Aditivo? (El grabado sustractivo estándar no puede hacer RDL finos).
Calificación de materiales: ¿Han calificado el dieléctrico específico (por ejemplo, PI o ABF) que solicitó?
Simulación de deformación: ¿Pueden ejecutar una simulación basada en su apilamiento para predecir la deformación antes de la fabricación?
Clase de Sala Limpia: ¿El área de imagen RDL es Clase 100 o Clase 1000? (Las PCB estándar a menudo no están clasificadas o son Clase 10k+).

Sistema de Calidad y Trazabilidad

Capacidad AOI: ¿Cuál es el tamaño mínimo de defecto que su AOI puede detectar? (Debe ser <50% del ancho de línea).
Prueba Eléctrica: ¿Utilizan sonda volante (para prototipos) o accesorio (para volumen)? ¿Pueden probar pads de paso fino?
Frecuencia de Corte Transversal: ¿Con qué frecuencia realizan micro-secciones por lote? (Debe ser al menos 1 por lote/panel).
Certificaciones: ISO 9001 es lo mínimo. IATF 16949 es preferible para fiabilidad. ISO 13485 para aplicaciones médicas.
Análisis de Fallas: ¿Tienen SEM/EDX interno para analizar defectos?

Control de Cambios y Entrega

Política de PCN: ¿Aceptan proporcionar Notificación de Cambio de Producto (PCN) para cualquier cambio de material o proceso?
Planificación de Capacidad: ¿Cuál es su tasa de utilización actual? (Si es >90%, los plazos de entrega se retrasarán).
Stock de Seguridad: ¿Están dispuestos a mantener inventario de productos terminados (VMI) para pedidos de volumen?
Plazo de Entrega: ¿Cuál es el plazo de entrega estándar para construcciones RDL? (A menudo 4-6 semanas para construcciones complejas).

Guía de decisiones (compromisos que realmente puedes elegir)

Cada decisión de diseño en el enrutamiento de sustratos fan-out RDL tiene una reacción contraria.

Compromiso: Ancho de Línea vs. Rendimiento
Orientación: Si prioriza el costo, elija líneas más anchas (10µm+). El rendimiento disminuye exponencialmente a medida que se acerca a 2-5µm. Utilice líneas finas solo cuando sea absolutamente necesario para la ruptura.
Compensación: Número de capas vs. Deformación
- Orientación: Si prioriza la planitud, elija apilamientos simétricos. Un número impar de capas RDL o una distribución desequilibrada de cobre crea un efecto de tira bimetálica, causando una deformación severa.
Compensación: Material dieléctrico vs. Fiabilidad
- Orientación: Si prioriza la fiabilidad en ciclos térmicos, elija Poliimida (PI). Tiene una excelente elongación. Si prioriza la resolución de paso fino, elija PBO o BCB, que a menudo permiten una litografía más fina pero pueden ser más frágiles.
Compensación: Tamaño de la vía vs. Resistencia
- Orientación: Si prioriza la densidad de enrutamiento, elija vías más pequeñas (10-20µm). Sin embargo, si prioriza la entrega de energía, elija vías más grandes o matrices de vías. Las vías pequeñas tienen alta resistencia e inductancia.
Compensación: Formato de panel vs. oblea
- Orientación: Si prioriza el costo unitario en alto volumen, elija Fan-Out a Nivel de Panel (PLP). La utilización del área es mejor. Si prioriza la precisión y el rendimiento, elija Fan-Out a Nivel de Oblea (WLP). El equipo para obleas es generalmente más maduro y preciso.

Preguntas Frecuentes

P: ¿Cuál es la diferencia entre RDL y las trazas de PCB estándar? A: Las pistas RDL (Redistribution Layer) son típicamente mucho más delgadas (2-5µm de espesor) y más estrechas (2-10µm de ancho) que las pistas de PCB estándar. Se crean utilizando procesos similares a los de semiconductores (pulverización catódica, fotorresistencia, chapado) en un sustrato o chip, en lugar de grabar lámina de cobre en un laminado.

P: ¿Puedo usar FR-4 estándar para la expansión RDL (fan-out)? R: Generalmente, no. El tejido de vidrio FR-4 estándar es demasiado rugoso para la litografía RDL de línea fina. RDL generalmente requiere dieléctricos lisos, aplicados por centrifugación o basados en película, como la Poliimida o ABF (Ajinomoto Build-up Film) para lograr la resolución necesaria.

P: ¿Cuál es la tolerancia típica de control de impedancia para RDL? R: Lograr ±10% es estándar, pero ±5% es muy difícil debido a la delgadez de las capas dieléctricas. Pequeñas variaciones en el espesor (por ejemplo, 0.5µm) tienen un gran impacto porcentual en la impedancia.

P: ¿Cómo manejo la gestión térmica con RDL? R: Los dieléctricos RDL suelen ser aislantes térmicos. Para gestionar el calor, debe diseñar vías térmicas que se apilen directamente desde la almohadilla del chip hasta las bolas del encapsulado. No confíe en la propagación lateral del calor a través de pistas RDL delgadas.

P: ¿Es la expansión RDL (fan-out) adecuada para aplicaciones de alto voltaje? R: Usualmente no. Las capas dieléctricas son muy delgadas (5-10µm), lo que limita el voltaje de ruptura. Verifique la rigidez dieléctrica (V/µm) del material y asegure un espaciado suficiente para sus requisitos de voltaje.

P: ¿Qué es la "Zona de Exclusión" (KOZ) para RDL? A: Necesita una KOZ alrededor del borde del dado y el borde del paquete. La tensión es mayor en las esquinas del dado. Evite enrutar señales críticas de alta velocidad o colocar vías pequeñas exactamente en los puntos de tensión de las esquinas del dado para evitar grietas.

P: ¿Cómo maneja APTPCB la seguridad de los datos de RDL? A: Utilizamos servidores FTP seguros y protección NDA. Los datos de fabricación están compartimentados, lo que garantiza que sus diseños de enrutamiento propietarios solo sean accesibles para los equipos de ingeniería y CAM que trabajan en su proyecto.

P: ¿Se puede reparar RDL? A: No. A diferencia de una PCB donde un corte y puente podría ser posible para un prototipo, RDL es microscópico y está encapsulado. Un defecto en una capa interna de RDL resulta en una unidad desechada. Por eso la inspección en proceso (AOI) es vital.

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Obtenga una Revisión DFM y Cotización de APTPCB

Para una cotización precisa de enrutamiento de sustrato RDL fan-out, por favor proporcione:

Archivos Gerber/ODB++: Datos completos de las capas.
Definición de Apilamiento: Tipos de materiales y grosores de las capas.
Mapa de Perforaciones/Vías: Definiciones de vías ciegas/enterradas.
Netlist: Para verificación eléctrica.
Volumen y Plazo de Entrega: Objetivos de prototipo vs. producción.

Nuestro equipo de ingeniería revisará sus archivos para determinar la viabilidad de "Diseño para Fabricación" (DFM) e identificar posibles riesgos de rendimiento antes de que comience la producción.

Conclusión

El enrutamiento de sustrato RDL fan-out es el facilitador para la próxima generación de electrónica compacta y de alto rendimiento. Acorta la brecha entre los nanómetros de silicio y los milímetros de PCB. Sin embargo, requiere un cambio de mentalidad de "placa de circuito impreso" a "sistema empaquetado". Al definir especificaciones claras para línea/espacio y materiales, validar rigurosamente los riesgos térmicos y mecánicos, y auditar a su proveedor según una lista de verificación estricta, puede navegar esta complejidad de manera segura. El éxito no reside solo en el diseño, sino en la disciplina de la ejecución.