Compute Express Link (CXL) 3.0 : définition, portée et à qui s'adresse ce guide

Compute Express Link (CXL) 3.0 introduit un bond en avant massif dans les vitesses de transfert de données, doublant la bande passante de CXL 2.0 à 64 GT/s en utilisant la signalisation PAM4. Pour les ingénieurs hardware et les responsables des achats, la validation de PCB d'interface CXL 3.0 est le processus critique de vérification que la carte nue et l'assemblage peuvent physiquement supporter ces signaux haute fréquence sans corruption de données. Elle va au-delà des tests de continuité standard pour inclure une vérification rigoureuse de l'intégrité du signal, la conformité des matériaux et la précision de fabrication.

Ce guide est conçu pour les décideurs qui s'approvisionnent en PCB pour les serveurs de centres de données, les extenseurs de mémoire et les accélérateurs. Il se concentre sur les défis de la couche physique imposés par PCIe 6.0 (la fondation de CXL 3.0). Vous apprendrez à définir des spécifications qui préviennent la perte de signal, à identifier les risques de fabrication tôt et à qualifier les fournisseurs capables de gérer des matériaux à très faible perte.

Chez APTPCB (APTPCB PCB Factory), nous voyons de nombreuses conceptions échouer non pas à cause d'erreurs logiques, mais parce que la carte physique ne peut pas gérer les marges serrées de la modulation PAM4. Ce guide fournit les critères exploitables nécessaires pour valider vos conceptions CXL 3.0 avant la production de masse.

Compute Express Link (CXL) 3.0 (et quand une approche standard est préférable)

La validation standard des PCB (continuité IPC Classe 2/3 et inspection visuelle) est insuffisante pour les vitesses CXL 3.0. Les marges de signal en PAM4 sont significativement plus petites que celles du NRZ (utilisé dans PCIe 5.0 et versions antérieures), rendant la carte très sensible au bruit, à la diaphonie et aux incohérences matérielles.

Utilisez une validation rigoureuse des PCB d'interface CXL 3.0 lorsque :

• Conception d'extenseurs de mémoire : Votre carte connecte les CPU à des ressources de mémoire partagées via les protocoles CXL.
• Fonds de panier haute vitesse : Vous acheminez des signaux sur de longues traces (>10 pouces) où la perte d'insertion devient critique.
• Utilisation de la signalisation PAM4 : La conception fonctionne à 64 GT/s ; la validation FR4 standard ne détectera pas les défaillances dépendantes de la fréquence.
• Nombre de couches supérieur à 12+ : Un nombre élevé de couches augmente les risques d'enregistrement qui peuvent compromettre le contrôle d'impédance.

Restez à la validation standard lorsque :

• Interfaces héritées : La carte ne prend en charge que les vitesses CXL 1.1 ou PCIe 4.0 (16 GT/s).
• Périphériques basse vitesse : Le PCB gère l'alimentation ou les signaux de bande latérale (SMBus, I2C) mais ne transporte pas les voies de données CXL principales.
• Prototypage logique uniquement : Vous testez la fonctionnalité à des vitesses réduites et n'avez pas encore besoin d'une certification complète de l'intégrité du signal.

Compute Express Link (CXL) 3.0 (matériaux, empilement, tolérances)

Pour garantir l'intégrité du signal à 32 GHz (fréquence de Nyquist pour 64 GT/s), les spécifications doivent être explicites. Des demandes vagues comme "contrôle d'impédance" entraîneront des pertes de rendement.

• Matériau de base (Stratifié) : Doit utiliser des matériaux à très faibles pertes.
  • Cible : Df < 0,002 à 10 GHz.
  • Exemples : Panasonic Megtron 7/8, Isola Tachyon 100G, ou équivalent.
• Rugosité de la feuille de cuivre : Le cuivre HVLP (Hyper Very Low Profile) ou VLP2 est obligatoire pour réduire les pertes par effet de peau.
  • Cible : Rz < 2,0 µm.
• Contrôle d'impédance : Des tolérances plus strictes sont requises pour les paires différentielles (85Ω ou 100Ω).
  • Cible : ±5% ou ±7% (la tolérance standard de ±10% est souvent trop lâche pour CXL 3.0).
• Défonçage (Backdrilling) : Essentiel pour éliminer les talons de via qui provoquent la réflexion du signal.
  • Cible : Longueur de talon restante < 6–8 mils (0,15–0,20 mm).
• Style de tissage du verre : Verre étalé (par exemple, 1067, 1078, 1086) pour prévenir l'effet de tissage des fibres (biais).
  • Exigence : Verre étalé mécaniquement ou routage en zigzag (rotation de 10 degrés).
• Technologie des vias : Vias borgnes et enterrés, ou VIPPO (Via-in-Pad Plated Over) pour les évasements BGA haute densité.
  • Rapport d'aspect : Jusqu'à 12:1 pour les trous traversants ; 0,8:1 pour les microvias.
• Finition de surface : ENIG (Or chimique-nickel par immersion) ou Argent par immersion.
  • Contrainte : Éviter le HASL en raison de la surface inégale ; éviter l'Or épais (ENEPIG) si les joints fragiles sont une préoccupation, bien qu'il soit souvent utilisé pour la liaison filaire.
• Précision d'enregistrement : Le désalignement couche à couche doit être minimisé pour maintenir le couplage.
  • Cible : ±3 mils ou mieux.
• Propreté : Les niveaux de contamination ionique doivent être strictement contrôlés pour prévenir la migration électrochimique.
  • Standard : < 1,56 µg/cm² équivalent NaCl.
• Masque de soudure : Un masque de soudure à faible perte est préféré, ou retirez le masque sur les pistes haute vitesse des couches externes.

Compute Express Link (CXL) 3.0 (causes profondes et prévention)

Les conceptions CXL 3.0 haute vitesse sont impitoyables. De petits écarts de fabrication acceptables dans les cartes standard peuvent entraîner des échecs d'entraînement de liaison dans les interfaces CXL.

1. Risque : Perte d'insertion excessive

   • Cause profonde : Mauvais lot de matériau ou rugosité élevée du cuivre.
   • Détection : Test VNA sur coupons de test.
   • Prévention : Spécifier le cuivre HVLP et la série de stratifiés exacte dans le dessin de fabrication.

2. Risque : Décalage de signal (effet de tissage de fibres)

   • Cause profonde : Traces de paires différentielles s'alignant avec les espaces/nœuds du tissage de verre, provoquant des variations de vitesse.
   • Détection : Test TDR montrant des variations d'impédance ; désadaptation de phase.
   • Prévention : Utiliser des styles de verre étalé ou faire pivoter la conception/le panneau de 10 degrés.

3. Risque : Réflexions de stub de via

   • Cause profonde : Contre-perçage incomplet laissant un long stub (>10 mils).
   • Détection : Analyse de microsection (coupe transversale) ou TDR.
   • Prévention : Définir des tolérances strictes pour la profondeur du contre-perçage et définir clairement les couches "à couper".

4. Risque : Discontinuité d'impédance au niveau du BGA

• Cause première : Mauvais routage d'évasion ou manque de référence de masse sous le champ BGA.
• Détection : Simulation (avant le routage) et TDR (après la fabrication).
• Prévention : Utiliser des microvias HDI pour minimiser la longueur d'évasion ; s'assurer que les plans de référence sont continus.

5. Risque : Croissance de CAF (Filament Anodique Conducteur)

   • Cause première : Biais de haute tension + humidité + fibres de verre creuses.
   • Détection : Test de température-humidité-biais (THB).
   • Prévention : Utiliser des matériaux résistants au CAF et maintenir un espacement minimal entre les parois des trous.

6. Risque : Cratering des pads

   • Cause première : Matériau stratifié cassant sous contrainte mécanique lors de l'assemblage.
   • Détection : Test de traction/cisaillement.
   • Prévention : Utiliser des systèmes de résine avec une ténacité à la rupture plus élevée ; éviter de placer des vias directement sur les bords des pads si possible.

7. Risque : PIM (Intermodulation Passive)

   • Cause première : Mauvaise qualité de gravure du cuivre ou oxydation.
   • Détection : Test PIM (rare pour le numérique, mais pertinent pour les cartes hybrides).
   • Prévention : Chimie de gravure de haute qualité et contrôle de la finition de surface.

8. Risque : Délaminage thermique

   • Cause première : Désaccord du CTE (Coefficient de Dilatation Thermique) pendant le refusion.
   • Détection : Test de flottement de la soudure / Simulation de refusion.
   • Prévention : S'assurer que des matériaux avec un Tg élevé (>170°C) et un Td élevé (>340°C) sont utilisés.

Compute Express Link (CXL) 3.0 (tests et critères de réussite)

La validation garantit que la carte fabriquée correspond à la simulation. Pour CXL 3.0, une simple continuité électrique ne suffit pas.

• Test d'impédance (TDR):
  • Objectif: Vérifier que l'impédance des pistes correspond à la conception (85Ω/100Ω).
  • Méthode: Réflectométrie dans le domaine temporel sur des coupons et des pistes en circuit.
  • Critères de réussite: Dans les limites de ±5 % (ou de la tolérance spécifiée) de la cible.
• Test de perte d'insertion:
  • Objectif: S'assurer que la force du signal reste viable à 32 GHz.
  • Méthode: Analyseur de réseau vectoriel (VNA) utilisant les méthodes SET2DIL ou SPP.
  • Critères de réussite: Perte < X dB/pouce (tel que défini par la fiche technique du matériau).
• Vérification de la profondeur de défonçage (Backdrill):
  • Objectif: Confirmer que les stubs sont retirés.
  • Méthode: Microsection (destructif) ou rayons X (non destructif).
  • Critères de réussite: Longueur de stub < 8 mils; aucun dommage aux couches internes.
• Test de contrainte d'interconnexion (IST):
  • Objectif: Vérifier la fiabilité des vias sous cyclage thermique.
  • Méthode: Cyclage thermique rapide de coupons.
  • Critères de réussite: Changement de résistance < 10 % après 500 cycles.
• Test de soudabilité:
  • Objectif: S'assurer que les pastilles acceptent correctement la soudure.
  • Méthode: IPC-J-STD-003.
  • Critères de réussite: >95 % de couverture de mouillage.
• Test de contamination ionique:
  • Objectif: Prévenir la corrosion et les fuites.
  • Méthode: Test ROSE ou chromatographie ionique.
  • Critères de réussite: < 1,56 µg/cm² équivalent NaCl.
• Mesure dimensionnelle:
• Objectif : Vérifier l'ajustement physique et l'alignement des couches.
• Méthode : Mesure par CMM ou optique.
• Critères de réussite : Dimensions dans les tolérances du dessin ; déformation/torsion < 0,75 %.
• Résistance au décollement du cuivre :
• Objectif : Assurer l'adhérence des pistes.
• Méthode : IPC-TM-650 2.4.8.
• Critères de réussite : Conforme aux exigences IPC Classe 3 pour le stratifié spécifique.

Compute Express Link (CXL) 3.0 (RFQ, audit, traçabilité)

Utilisez cette liste de contrôle pour évaluer les fournisseurs. Si un fournisseur ne peut pas fournir ces points de données, il n'est probablement pas prêt pour la production en volume de CXL 3.0.

Groupe 1 : Entrées RFQ (Ce que vous envoyez)

• Fichiers Gerber complets (RS-274X ou X2) ou ODB++.
• Dessin d'empilement spécifiant le matériau par son nom (par exemple, "Megtron 7", pas seulement "Faible perte").
• Tableau d'impédance avec couche, largeur de piste et plans de référence.
• Tableau de perçage identifiant clairement les paires de contre-perçage (Couche de départ -> Couche d'arrêt).
• Netlist pour la comparaison des tests électriques.
• Dessin de fabrication avec les exigences de Classe 3 notées.
• Exigences de panelisation (si l'assemblage est automatisé).
• Demandes de coupons de test spéciaux (SET2DIL, SPP).

Groupe 2 : Preuve de capacité (Ce qu'ils fournissent)

• Preuve de certification UL pour le matériau haute vitesse spécifique.
• Exemples de rapports TDR provenant de fabrications haute vitesse similaires.
• Liste d'équipement : Possèdent-ils un VNA capable de 40+ GHz ?
• Étude de capacité de défonçage (données CpK pour le contrôle de profondeur).
• Capacité de perçage laser pour les microvias (si HDI est utilisé).
• Données de précision d'enregistrement pour les nombres élevés de couches (20+ couches).

Groupe 3 : Système Qualité & Traçabilité

• ISO 9001 et de préférence AS9100 (pour une haute fiabilité).
• Certificat de Conformité Matériau (CoC) du fabricant de stratifié.
• Rapports de coupe transversale pour chaque lot de production.
• Inspection Optique Automatisée (AOI) utilisée sur toutes les couches internes.
• Certification de Test Électrique (ET) à 100%.
• Système de traçabilité (QR/Code-barres sur PCB) lié aux données de processus.

Groupe 4 : Contrôle des Changements & Livraison

• Accord PCN (Notification de Changement de Processus) : Pas de substitutions de matériaux sans approbation.
• Rapport DFM fourni avant le début de la production.
• Flux de processus EQ (Question d'Ingénierie).
• Spécifications d'emballage (scellé sous vide, déshydratant, carte indicatrice d'humidité).
• Confirmation du délai de livraison pour les stratifiés spécialisés (souvent 4-6 semaines).

Compute Express Link (CXL) 3.0 (compromis et règles de décision)

L'équilibre entre performance et coût est le défi principal dans la validation de PCB d'interface CXL 3.0.

1. Sélection des Matériaux : Performance vs. Coût
   • Si vous privilégiez une portée de signal maximale (>20 pouces) : Choisissez Megtron 7/8 ou Tachyon 100G. Ceux-ci sont coûteux mais nécessaires pour les longs canaux.

• Si vous privilégiez le coût sur les liaisons plus courtes (<5 pouces) : Choisissez Megtron 6 ou IT-968. Ils offrent des performances décentes à un prix inférieur mais ont une perte plus élevée.
• Règle de décision : N'utilisez jamais de FR4 standard pour les voies de données CXL.

2. Finition de surface : Perte vs. Fiabilité

   • Si vous privilégiez la perte d'insertion la plus faible : Choisissez Immersion Silver. Il n'a pas d'effet de peau du nickel mais est sensible à la manipulation/ternissement.
   • Si vous privilégiez la durée de conservation et la fiabilité d'assemblage : Choisissez ENIG. Il est robuste mais a une perte légèrement plus élevée due au nickel.
   • Règle de décision : Utilisez ENIG pour les cartes de serveur générales ; utilisez l'argent uniquement si les marges sont extrêmement serrées.

3. Empilement : Densité vs. Intégrité du signal

   • Si vous privilégiez la densité de routage : Utilisez HDI (Microvias). Cela réduit naturellement les stubs mais augmente considérablement les coûts.
   • Si vous privilégiez le coût : Utilisez Traversant avec rétroperçage. C'est moins cher mais nécessite une validation stricte du contrôle de profondeur.
   • Règle de décision : Utilisez HDI pour les éclats BGA < 0,8 mm de pas ; utilisez le rétroperçage pour les connecteurs standard.

4. Test : Complet vs. Échantillonnage

   • Si vous privilégiez zéro défaut : Exigez 100 % de tests TDR et VNA sur les coupons de chaque panneau.
   • Si vous privilégiez la vitesse/le coût : Testez les coupons de 2 panneaux par lot et fiez-vous aux contrôles de processus.
   • Règle de décision : Pour le NPI (Nouvelle Introduction de Produit), testez à 100 %. Pour la production de masse, passez à l'échantillonnage basé sur le CpK.

Compute Express Link (CXL) 3.0 (coût, délai, fichiers DFM, matériaux, tests)

Q: Comment le coût de validation des PCB d'interface CXL 3.0 se compare-t-il à celui des cartes PCIe 4.0 standard? La validation pour CXL 3.0 est 30 à 50 % plus chère en raison du coût des matériaux à très faible perte (qui peuvent coûter 3 fois le prix du FR4 standard) et de la nécessité de tests avancés comme le VNA et la vérification du backdrill.

Q: Quel est le délai typique pour les prototypes de validation de PCB d'interface CXL 3.0? Le délai standard est de 15 à 20 jours ouvrables. Cela est dû à l'approvisionnement de stratifiés spécialisés et aux cycles de stratification complexes requis pour les cartes à grand nombre de couches.

Q: Quels fichiers DFM spécifiques sont nécessaires pour la validation des PCB d'interface CXL 3.0? Au-delà des Gerbers standard, vous devez fournir un fichier IPC-2581 ou ODB++ (données intelligentes), un empilement détaillé avec les constantes matérielles (Dk/Df), et un fichier de perçage marquant explicitement les couches de backdrill.

Q: Puis-je utiliser des matériaux FR4 standard pour la validation des PCB d'interface CXL 3.0? Non. Le FR4 standard a un facteur de dissipation (Df) d'environ 0,02, ce qui détruirait l'intégrité du signal des signaux PAM4 à 64 GT/s. Vous devez utiliser des matériaux avec un Df < 0,004.

Q: Quels sont les critères d'acceptation pour les tests d'impédance de validation des PCB d'interface CXL 3.0? La plupart des conceptions CXL nécessitent une impédance différentielle de 85Ω ou 100Ω avec une tolérance de ±5%. Une tolérance de ±10% est généralement trop lâche pour maintenir les marges de perte de retour requises. Q : Comment valider la profondeur de défonçage dans la validation de PCB d'interface CXL 3.0 ? La validation non destructive est difficile ; les fournisseurs utilisent généralement des microsections sur des coupons de test situés sur les rails du panneau pour vérifier que la profondeur de perçage se situe dans les zones spécifiées « doit être coupée » et « ne doit pas être coupée ».

Q : Pourquoi le style de tissage du verre est-il important dans la validation de PCB d'interface CXL 3.0 ? À 32 GHz, l'espace entre les faisceaux de verre peut provoquer un décalage de signal si une branche d'une paire différentielle passe sur le verre et l'autre sur la résine. Le verre étalé (1067/1078) élimine ces espaces.

Q : APTPCB effectue-t-il des tests VNA pour la validation de PCB d'interface CXL 3.0 ? Oui, pour les applications haute fréquence, nous pouvons effectuer des tests de perte d'insertion à l'aide d'un VNA sur des coupons de test pour nous assurer que le processus de fabrication n'a pas dégradé les propriétés du matériau.

Compute Express Link (CXL) 3.0 (pages et outils connexes)

• Fabrication de PCB haute vitesse: Découvrez nos capacités de fabrication de cartes avec impédance contrôlée et faible perte de signal.
• Solutions PCB pour serveurs et centres de données: Découvrez comment nous répondons aux exigences spécifiques de fiabilité et d'échelle de l'infrastructure des centres de données.
• Matériaux PCB Panasonic Megtron: Détails sur les stratifiés de la série Megtron essentiels pour les performances CXL 3.0.
• Calculateur d'impédance : Un outil pour vous aider à estimer les largeurs et espacements des pistes pour votre impédance cible.
• Tests et assurance qualité : Un aperçu de nos protocoles de test, y compris TDR, AOI et tests de fiabilité.

Compute Express Link (CXL) 3.0 (examen DFM + prix)

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Veuillez inclure les éléments suivants pour un devis précis :

1. Fichiers Gerber / ODB++ : Jeu de données complet.
2. Dessin d'empilement : Spécifiez le matériau (par exemple, Megtron 7) et le nombre de couches.
3. Tableau de perçage : Indiquez clairement les exigences de contre-perçage.
4. Volume : Quantité de prototype vs. Estimation de la production de masse.
5. Exigences de test : Spécifiez si des coupons VNA ou TDR spécialisés sont nécessaires.

Compute Express Link (CXL) 3.0

La validation de PCB d'interface CXL 3.0 est le pont entre une conception théorique à haute vitesse et un produit matériel fonctionnel et fiable. En définissant strictement les matériaux, en appliquant des tolérances de fabrication strictes et en exécutant un plan de validation robuste, vous vous assurez que votre matériel peut maintenir des vitesses de 64 GT/s sans corruption de données. Concentrez-vous sur la physique de la carte – perte, skew et réflexions – et associez-vous à un fournisseur qui comprend la précision requise pour les centres de données de nouvelle génération.

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