PCB de pont Chiplet pour centre de données : Spécifications de fabrication, liste de contrôle de conception et guide de dépannage

PCB de pont Chiplet pour centre de données : réponse rapide (30 secondes)

La conception et la fabrication d'un PCB de pont Chiplet pour centre de données nécessitent de gérer la densité extrême de l'intégration hétérogène. Contrairement aux cartes de serveur standard, ces substrats doivent prendre en charge un routage sub-micronique et des puces de pont intégrées (comme EMIB ou les ponts organiques) pour relier la logique haute performance (CPU/GPU) à la mémoire à large bande passante (HBM).

Densité critique: Nécessite des capacités Ligne/Espace (L/S) souvent inférieures à 10µm/10µm dans la région du pont, ce qui exige des processus semi-additifs modifiés (mSAP).
Stabilité des matériaux: Des matériaux à Tg élevé et à faible CTE (comme l'ABF ou le BT spécialisé) sont obligatoires pour éviter le gauchissement lors du refusion des grands boîtiers.
Contrôle de la planéité: La coplanarité doit être maintenue dans des limites strictes (souvent <50µm sur l'ensemble du boîtier) pour assurer une connectivité micro-bump fiable.
Gestion thermique: Une densité de puissance élevée (souvent >500W par boîtier) exige des couches de cuivre épaisses ou des solutions de refroidissement intégrées dans l'empilement.
Intégrité du signal: Les tangentes de perte (Df) doivent être <0.002 @ 28GHz pour prendre en charge les vitesses de signalisation PCIe Gen 6/7 et PAM4.
Validation: APTPCB (APTPCB PCB Factory) recommande une inspection optique automatisée (AOI) à 100% et des tests électriques spécialisés pour les interconnexions de pont avant l'assemblage final.

Quand le PCB de pont Chiplet pour centre de données s'applique (et quand il ne s'applique pas)

Comprendre quand passer d'une conception de PCB monolithique à un substrat compatible chiplet est vital pour l'efficacité des coûts et des performances.

Utilisez un PCB de pont Chiplet pour centre de données lorsque :

Les limites du réticule sont dépassées : La taille de votre puce de silicium approche ou dépasse la limite de réticule de fabrication (environ 850mm²), nécessitant que la conception soit divisée en chiplets plus petits.
L'intégration hétérogène est nécessaire : Vous devez combiner différents nœuds de processus (par exemple, logique 3nm avec E/S 12nm ou analogique) sur un seul interposeur ou substrat.
Intégration HBM : La conception utilise des piles de mémoire à large bande passante (HBM) qui nécessitent des interfaces parallèles ultra-courtes et haute densité (HBI/AIB) que les traces de PCB standard ne peuvent pas prendre en charge.
Évolutivité modulaire : Vous construisez une plateforme de serveur où le nombre de cœurs évolue en ajoutant plus de tuiles de calcul plutôt qu'en redessinant une puce monolithique massive.

N'utilisez PAS de PCB de pont Chiplet pour centre de données lorsque :

Applications de serveur standard : Les serveurs à usage général utilisant des CPU prêts à l'emploi ne nécessitent pas de substrats personnalisés avec pont intégré ; la technologie standard des PCB de centre de données pour serveurs est suffisante.
Interfaces à basse vitesse : Si les interconnexions sont limitées à DDR4/5 ou PCIe Gen 4 standard, le coût de l'intégration du pont ne génère aucun retour sur investissement.
Projets sensibles aux coûts: La perte de rendement et la complexité de fabrication des substrats de chiplets les rendent significativement plus chers que les cartes HDI standard.
Faibles charges thermiques: Les conceptions consommant <100W ne sont généralement pas confrontées aux problèmes de dilatation thermique qui nécessitent des substrats d'encapsulation de chiplets avancés.

Règles et spécifications des PCB de pont de chiplets pour centres de données (paramètres clés et limites)

Le tableau suivant présente les contraintes de fabrication et les valeurs recommandées pour une production à haut rendement. Ignorer ces règles conduit souvent à des défaillances immédiates de continuité au niveau des micro-bosses.

Catégorie de règle	Valeur/Plage recommandée	Pourquoi c'est important	Comment vérifier	Si ignoré
Largeur/Espacement des pistes (Zone de pont)	2µm / 2µm (Substrat) à 9µm / 9µm	Essentiel pour acheminer des milliers de signaux E/S entre les chiplets.	Imagerie directe laser (LDI) & SEM	Courts-circuits ou bande passante insuffisante pour HBM.
Diamètre du microvia	20µm - 50µm	Connecte des couches haute densité sans consommer d'espace de routage.	Analyse en coupe transversale	Vias ouverts ou résistance élevée provoquant une chute de tension.
Matériau diélectrique	Df < 0.002 (ex: Megtron 8, ABF GL102)	Prévient l'atténuation du signal aux hautes fréquences (56G/112G PAM4).	Test TDR d'impédance	Perte de signal, corruption des données, portée réduite.
Déformation (Température ambiante)	< 100µm (Total)	Garantit que le substrat est suffisamment plat pour le placement des chiplets.	Interférométrie Moiré d'ombre	Fissuration de la puce ou non-mouillage des bosses (Head-in-Pillow).
Déformation (Température de refusion)	< 50µm	Critique pendant la phase liquide de la soudure pour éviter les ponts.	Moiré d'ombre thermique	Ponts de soudure ou joints ouverts pendant l'assemblage.
Épaisseur du cuivre	12µm - 18µm (Signal), >35µm (Puissance)	Équilibre la capacité de gravure des lignes fines avec l'alimentation électrique (PDN).	Fluorescence X (XRF)	Sur-gravure des lignes fines ou chute IR sur les rails d'alimentation.
Finition de surface des plots	ENEPIG ou SOP (Solder on Pad)	Fournit une surface plane et résistante à l'oxydation pour les micro-bosses.	XRF et inspection visuelle	Fiabilité des joints médiocre, défauts de "Black Pad".
Tolérance de la cavité du pont	± 15µm (X/Y), ± 10µm (Z)	Assure que le pont intégré s'aligne parfaitement avec les couches de surface.	Profilomètre 3D	Protrusion/récession du pont entraînant une défaillance de connexion.
Désadaptation du CTE	< 3 ppm/°C de différence vs. Puce	Réduit le stress mécanique entre le silicium et le substrat organique.	ATD (Analyse Thermomécanique)	Délaminage ou fatigue des bosses de soudure au fil du temps.
Contrôle d'impédance	42.5Ω / 85Ω ± 5%	Correspond aux exigences PHY du chiplet pour la minimisation des réflexions.	Réflectométrie dans le domaine temporel (TDR)	Réflexions de signal, fermeture du diagramme de l'œil.

Étapes de mise en œuvre des PCB de pont Chiplet pour centres de données (points de contrôle du processus)

La mise en œuvre d'une carte de circuit imprimé (PCB) de pont Chiplet pour centre de données implique une interaction complexe entre la fabrication de substrats et le conditionnement avancé. Suivez ces étapes pour vous assurer que l'intention de conception survive à la fabrication.

Définition de l'empilement et des matériaux
- Action: Sélectionnez une structure d'empilement sans noyau ou à noyau mince en utilisant des films ABF (Ajinomoto Build-up Film) ou des préimprégnés haute vitesse comme les matériaux Megtron PCB.
- Paramètre: Le CTE (Coefficient de Dilatation Thermique) doit être ajusté pour correspondre à la puce de silicium (environ 3-4 ppm/°C).
- Vérification: Simulez la déformation de l'empilement sur le profil de refusion.
Formation de cavités de pont (si intégré)
- Action: Créez des cavités dans le matériau de base pour loger le pont en silicium (par exemple, EMIB) ou le pont organique.
- Paramètre: Tolérance de profondeur de cavité ±10µm.
- Vérification: Mesure de profondeur au laser pour s'assurer que le pont sera coplanaire avec la couche supérieure.
Gravure de circuits à lignes fines
- Action: Utilisez le Procédé Semi-Additif (SAP) ou le SAP Modifié (mSAP) pour les couches nécessitant une largeur de trace <15µm.
- Paramètre: Facteur de gravure > 3,0 pour les parois latérales verticales.
- Vérification: AOI (Inspection Optique Automatisée) à une résolution de 1µm pour détecter les courts-circuits/ouvertures.
Formation et placage de microvias
- Action: Percez au laser des microvias aveugles et remplissez-les par placage de cuivre.
- Paramètre: Rapport d'aspect < 0,8:1 pour un remplissage fiable.

Vérification: Analyse en coupe transversale pour vérifier l'absence de vides dans le remplissage des vias.

Application de la finition de surface
- Action: Appliquer ENEPIG ou un OSP spécialisé conçu pour l'assemblage de puces à pas fin (fine-pitch flip-chip).
- Paramètre: Épaisseur de nickel 3-5µm, épaisseur d'or 0.05-0.15µm.
- Vérification: Mesure XRF sur des coupons de test.
Test électrique et inspection finale
- Action: Effectuer des tests par sonde volante ou par montage spécialisé pour la continuité.
- Paramètre: Résistance d'isolement > 100MΩ.
- Vérification: Test Kelvin à 4 fils pour les rails d'alimentation critiques afin de détecter les vias à haute résistance.

Dépannage des PCB de pont de chiplet de centre de données (modes de défaillance et corrections)

Les défauts dans les substrats de chiplets sont coûteux en raison de la valeur élevée des composants impliqués. Utilisez ce guide pour diagnostiquer et corriger les problèmes courants.

1. Symptôme: Défauts "Head-in-Pillow" (HiP)

Cause: Un gauchissement excessif du substrat pendant la refusion provoque la séparation de la bosse du pad, puis sa reconnexion lors du refroidissement, sans coalescence.
Vérification: Effectuer une Moiré d'ombre thermique pour cartographier le gauchissement à 240°C.
Correction: Ajuster l'empilement du PCB pour équilibrer la densité de cuivre; utiliser un support plus rigide pendant l'assemblage.
Prévention: Utiliser des matériaux de noyau à CTE inférieur et équilibrer les pourcentages de cuivre sur les couches supérieures/inférieures.

2. Symptôme: Perte d'intégrité du signal (fermeture de l'œil)

Cause: Surface de cuivre rugueuse (effet de peau) ou hypothèse incorrecte de la constante diélectrique (Dk).
Vérification: Vérifier la rugosité de surface (Rz) de la feuille de cuivre ; mesurer le Dk/Df réel du lot.
Correction: Passer à une feuille de cuivre HVLP (Hyper Very Low Profile).
Prévention: Spécifier une rugosité de feuille < 2µm dans les notes de fabrication.

3. Symptôme: Fissuration des microvias

Cause: La dilatation selon l'axe Z du diélectrique exerce une contrainte sur le barillet de cuivre pendant le cyclage thermique.
Vérification: Effectuer un test de choc thermique (-55°C à 125°C) suivi d'une mesure de résistance.
Correction: Augmenter la ductilité du placage de cuivre ou réduire le CTE du diélectrique.
Prévention: Utiliser des vias empilés uniquement si nécessaire ; les vias décalés sont mécaniquement plus robustes.

4. Symptôme: Délaminage du die de pont

Cause: Mauvaise adhérence entre le composé de moulage/sous-remplissage et la surface du die de pont, ou infiltration d'humidité.
Vérification: Microscopie acoustique à balayage (C-SAM) pour visualiser les vides.
Correction: Cuire les substrats pour éliminer l'humidité avant l'assemblage ; optimiser les paramètres de nettoyage plasma.
Prévention: Mettre en œuvre des contrôles stricts du niveau de sensibilité à l'humidité (MSL).

5. Symptôme: Circuits ouverts dans la zone du pont

Cause: Désalignement des couches de lithographie dû à la mise à l'échelle des matériaux (retrait/expansion) pendant le traitement.
Vérification: Mesurer la précision d'enregistrement à l'aide de motifs de vernier sur le bord du panneau.
Correction: Appliquer des facteurs d'échelle dynamiques dans les données LDI (Laser Direct Imaging) basés sur les mesures du panneau.
Prévention : Utilisez LDI pour toutes les couches à pas fin afin de compenser le mouvement du matériau.

Comment choisir une carte PCB de pont Chiplet pour centre de données (décisions de conception et compromis)

Lors de la définition de votre stratégie de carte PCB de pont Chiplet pour centre de données, vous ferez face à plusieurs compromis entre performance, coût et fabricabilité.

Substrat organique vs. Interposeur en silicium

Interposeur en silicium (2.5D) : Offre la plus haute densité (L/S < 1µm) mais est extrêmement coûteux et limité par la taille du masque. Idéal pour les puces d'entraînement IA ultra haut de gamme.
Substrat organique (avec pont) : Offre un équilibre. Le substrat PCB gère l'alimentation et les signaux à basse vitesse, tandis que les ponts intégrés gèrent les liaisons inter-puces haute densité. C'est plus rentable et permet des tailles de boîtier plus grandes que les interposeurs en silicium.

Pont intégré vs. RDL Fan-Out

Pont intégré : Fournit un routage localisé à haute densité uniquement là où c'est nécessaire (par exemple, entre le CPU et le HBM). Coût inférieur à celui d'un interposeur pleine surface mais nécessite une fabrication de cavité complexe.
RDL Fan-Out : Utilise des couches de redistribution construites directement sur le composé de moulage. Bon pour les faibles nombres d'E/S mais peut rencontrer des difficultés avec les contraintes thermiques et mécaniques des grandes puces de centre de données.

Coût vs. Délai de livraison

HDI standard : Si vos interconnexions de chiplets peuvent tolérer un pas >20µm, les processus PCB HDI standard sont plus rapides (3-4 semaines) et moins chers.
Substrat avancé (mSAP) : Pour un pas de <10µm, les délais de livraison s'étendent à 8-12 semaines en raison de l'équipement spécialisé et des défis de rendement. APTPCB conseille d'engager des revues DFM tôt pour figer les empilements et les matériaux.

FAQ sur les PCB de pont Chiplet pour centres de données (coût, délai, défauts courants, critères d'acceptation, fichiers DFM)

1. Quel est le délai typique pour un prototype de PCB de pont Chiplet pour centre de données ? En raison de la complexité du traitement mSAP et des couches d'accumulation, les délais de livraison varient généralement de 6 à 10 semaines. Des services accélérés peuvent être disponibles mais dépendent de la disponibilité des matériaux.

2. Comment le coût se compare-t-il aux PCB de serveur standard ? Attendez-vous à des coûts 5 à 10 fois plus élevés par unité de surface par rapport aux cartes de serveur standard à 12 couches. Le coût est dû aux matériaux ABF, au traitement laser et aux pertes de rendement dues aux exigences de pas fin.

3. Quels fichiers spécifiques sont nécessaires pour la revue DFM ? Au-delà des fichiers Gerber standard, nous exigeons des données ODB++ ou IPC-2581, un dessin d'empilement détaillé avec les exigences d'impédance, et une netlist pour les tests IPC-D-356. Pour les ponts intégrés, les fichiers STEP 3D de l'assemblage sont cruciaux.

4. Pouvez-vous fabriquer des substrats avec des ponts en silicium intégrés ? Oui, mais cela nécessite un processus de "PCB à cavité". La conception doit définir strictement les dimensions et la tolérance de la cavité. Nous recommandons de consulter nos directives d'Assemblage BGA/Pas Fin pour les considérations d'assemblage ultérieures. 5. Quel est le pas de bosse minimal supporté ? Pour les substrats organiques, nous supportons typiquement des pas de bosse jusqu'à 130µm sur la carte principale, et des pas plus fins (jusqu'à 55µm ou moins) sur les couches de substrat spécialisées, selon le nœud technologique sélectionné.

6. Comment testez-vous la fiabilité des interconnexions de pont ? Nous utilisons une combinaison de tests de continuité électrique (sonde volante) et de coupons de fiabilité sur la marge du panneau qui subissent des tests de choc thermique et de stress pour valider la qualité du lot.

7. Quels matériaux sont les meilleurs pour l'intégrité du signal 112G PAM4 ? Nous recommandons des matériaux à très faible perte tels que Panasonic Megtron 7 ou 8, ou AGC Tachyon. Ces matériaux offrent le Dk stable et le Df faible requis pour les liaisons de centre de données à haute vitesse.

8. Comment le gauchissement est-il contrôlé pour les grandes tailles de boîtier (par exemple, 100mm x 100mm) ? Nous utilisons des matériaux de cœur à faible CTE et équilibrons la distribution du cuivre sur chaque couche. Nous employons également des raidisseurs pendant le processus de fabrication pour maintenir la planéité.

9. Quels sont les critères d'acceptation pour la gravure de lignes fines ? Pour les traces <15µm, nous n'autorisons aucun défaut d'ouverture/court-circuit. La tolérance de largeur de ligne est typiquement de ±10-15%. Toute entaille ou protubérance dépassant 20% de la largeur de la trace est un motif de rejet.

10. Prenez-vous en charge les conceptions Co-Packaged Optics (CPO) ? Oui, les conceptions CPO utilisent souvent des architectures de pont de chiplet similaires. La gestion thermique et les caractéristiques d'alignement de la fibre optique doivent être co-conçues avec la disposition du PCB.

Ressources pour les PCB de pont Chiplet de centre de données (pages et outils connexes)

Capacités de PCB HDI: Découvrez les technologies de microvias et de lignes fines qui constituent la base des substrats de chiplets.
PCB de serveur de centre de données: Comprenez les exigences plus larges pour les cartes mères de serveurs qui hébergent ces boîtiers avancés.
Matériaux de PCB Megtron: Spécifications détaillées sur les stratifiés à faible perte essentiels pour l'intégrité du signal à haute vitesse.
Assemblage BGA et pas fin: Découvrez les défis et les solutions d'assemblage pour le montage de composants à pas fin.

Glossaire des PCB de pont Chiplet de centre de données (termes clés)

Terme	Définition
Chiplet	Une puce modulaire plus petite (circuit intégré) conçue pour être combinée avec d'autres chiplets afin de former un système complexe plus grand.
Interposeur	Une interface électrique acheminant entre un socket ou une connexion à un autre, souvent utilisée pour étendre les connexions à pas fin à un pas plus large.
mSAP (Procédé Semi-Additif Modifié)	Une méthode de fabrication de PCB utilisée pour créer des pistes très fines (<20µm) en plaquant du cuivre sur une fine couche d'amorçage plutôt qu'en l'attaquant.
ABF (Film de construction Ajinomoto)	Un matériau isolant dominant utilisé dans les substrats de CI haut de gamme en raison de son excellente planéité et de sa capacité de perçage au laser.
Bump Pitch	La distance centre à centre entre les bosses de soudure adjacentes sur une puce ou un boîtier.
CTE (Coefficient of Thermal Expansion)	Une mesure de la dilatation d'un matériau lorsqu'il est chauffé. Les déséquilibres de CTE sont la principale cause des défaillances de fiabilité.
TSV (Through-Silicon Via)	Une connexion électrique verticale (via) traversant complètement une tranche ou une puce de silicium.
RDL (Redistribution Layer)	Une couche métallique supplémentaire sur une puce ou un interposeur qui achemine les pads d'E/S vers différents emplacements.
UBM (Under Bump Metallization)	L'empilement de couches métalliques déposé sur les pads de la puce pour permettre la formation de bosses de soudure.
LDI (Laser Direct Imaging)	Une méthode de gravure de motifs de circuits directement sur la résine photosensible du PCB à l'aide d'un laser, offrant une précision supérieure à la photolithographie traditionnelle.

Demander un devis pour un PCB de pont Chiplet pour centre de données (revue DFM + prix)

Prêt à passer votre conception haute performance en production ? APTPCB propose des revues DFM spécialisées pour les substrats de chiplets avancés et les interconnexions de centres de données.

Pour obtenir un devis précis et une évaluation technique, veuillez fournir :

Fichiers Gerber/ODB++: Ensemble de données complet comprenant toutes les couches de signal et de plan.
Dessin d'empilement: Spécifiez les matériaux (par exemple, Megtron 7, ABF), le nombre de couches et les cibles d'impédance.
Tableau de perçage: Définissez les vias borgnes, enterrés et traversants avec leurs rapports d'aspect.
Netlist: Pour la validation électrique.
Volume et calendrier : Quantité de prototypes et date cible de montée en puissance de la production.

Conclusion : prochaines étapes pour les PCB de pont Chiplet pour centres de données

Le déploiement réussi d'un PCB de pont Chiplet pour centre de données nécessite un passage de la conception de PCB traditionnelle à une approche de co-conception impliquant le silicium, le boîtier et la carte. En respectant des règles strictes en matière de planéité, de sélection des matériaux et de routage de lignes fines, vous pouvez atteindre la bande passante et les performances thermiques requises pour les charges de travail d'IA et de serveurs de nouvelle génération. Assurez-vous que votre partenaire de fabrication est capable de réaliser des processus mSAP et des tests de fiabilité avancés afin de minimiser les risques dans ces déploiements de grande valeur.