Par l'équipe d'ingénierie APTPCB · Dernière mise à jour le 28 juin 2026 · Conforme aux normes JEDEC HBM3 (JESD238), IPC-2226 (conception HDI), IPC-6012 Class 3, et IPC-9252 (test électrique).

Un PCB interposer HBM3 est le substrat haute densité qui transporte l'interface 1 024 bits entre un GPU/ASIC et sa mémoire HBM3 empilée, jusqu'à 6,4 Gbps par broche (≈819 Go/s par pile, selon JEDEC JESD238). À ces débits de données, le substrat situé sous le package 2.5D devient un goulot d'étranglement pour l'intégrité du signal et la fiabilité — et non plus un simple support. Ce guide couvre les spécifications essentielles, les compromis en matière de matériaux et de stack-up, ainsi qu'une checklist DFM que vous pouvez remettre à un fabricant.

À retenir

Ce que c'est : Dans un package AI/HPC 2.5D, le GPU/ASIC et les piles HBM3 sont placés côte à côte sur un interposer en silicium (ou RDL/organique), qui est monté sur un build-up package substrate (substrat de package à couches superposées), qui se monte ensuite sur le system PCB (carte mère). "HBM3 interposer PCB" est le terme de recherche courant, mais la pièce que les fabricants de PCB et de substrats construisent réellement est le fine-line build-up substrate sous l'interposer.
Réalité de l'interface : Le HBM3 est une interface parallèle large et source-synchronous (1 024 bits par pile), non une liaison SerDes. La plupart des lignes DQ sont single-ended ; les horloges (clocks) et les strobes sont différentiels. Cela change les spécifications importantes : le skew, la diaphonie (crosstalk) et la continuité des plans de référence dominent avec les pertes (loss).
Spécifications qui comptent : L'insertion loss (~0,8–1,5 dB/pouce au Nyquist de 3,2 GHz), un contrôle strict de l'impédance, l'adaptation du CTE (coefficient de dilatation thermique) à travers le die/l'interposer/le substrat, et un warpage inférieur à ~100 µm pendant la refusion.
Les matériaux ne sont pas négociables : Des stratifiés ultra-low-loss (ex. Megtron 7, Tachyon 100G) ainsi que du cuivre HVLP/VLP sont requis ; le FR-4 standard n'est pas viable.
Contexte 2026 : Le HBM3E (8–9,8 Gbps/broche) est la référence en volume, et le JEDEC a ratifié le HBM4 en avril 2025 (bus de 2 048 bits). Concevoir pour le HBM3 aujourd'hui signifie concevoir pour une feuille de route qui devient plus large, et non seulement plus rapide — prévoyez la densité de routage (routing density) en conséquence.
La validation va au-delà de la continuité : TDR pour l'impédance, VNA pour l'insertion loss, IST pour la fiabilité des microvias, et simulation Shadow Moiré / warpage pour la coplanarité.

Qu'est-ce qu'un PCB interposer HBM3 ? (et sa place dans le stack 2.5D)

La principale source d'erreurs de devis sur ces projets est d'appeler quatre choses différentes par un seul nom, la précision terminologique passe donc avant tout.

Dans un accélérateur d'IA moderne, l'assemblage s'empile ainsi, de haut en bas :

Dies : le die logique GPU/ASIC et les blocs de mémoire HBM3 (memory cubes), connectés par des microbumps.
Interposer : un interposer en silicium (avec Through-Silicon Vias) ou un interposer à couche de redistribution (RDL)/organique qui achemine les milliers de connexions die-to-die. C'est ici que vit la classe 2-µm (Line/Space). Le CoWoS de TSMC et l'EMIB d'Intel dominent ici.
Package substrate : un build-up substrate à nombre élevé de couches (layer count) (classe ABF/BT) qui déploie (fan-out) les E/S de l'interposer vers un Ball-Grid Array (BGA). C'est la partie "fine-line", similaire à un PCB.
System PCB : la carte mère sur laquelle le package est soudé.

Lorsque les acheteurs parlent de "HBM3 interposer PCB", ils font presque toujours référence au build-up substrate (et aux technologies d'interposers organiques/RDL qui remplacent de plus en plus le silicium) — et non à l'interposer en silicium lui-même, qui est fabriqué dans une usine de wafers, pas chez un fabricant de PCB. Ce guide se concentre sur cette fabrication de classe substrat et sur les processus "Substrate-like PCB" (SLP) qui font le pont entre la fabrication traditionnelle de PCB et celle de substrats de circuits intégrés (IC). Il ne couvre pas la conception interne du die DRAM HBM3.

HBM3 vs HBM3E vs HBM4 : ce qui a changé pour le substrat

Si vous démarrez une conception en 2026, vous concevez pour une cible mouvante, et vos décisions concernant le substrat doivent anticiper le nœud technologique suivant.

Génération	Débit par broche	Largeur du bus / pile	Bande passante par pile	Implication pour le substrat
HBM3 (JESD238, 2022)	jusqu'à 6,4 Gbps	1 024 bits	~819 Go/s	Baseline fine-line build-up + stratifié low-loss.
HBM3E (en volume)	~8–9,8 Gbps	1 024 bits	~1,2 To/s	Même largeur de bus ; budget de pertes plus serré, cuivre plus lisse.
HBM4 (JESD270, ratifié avr. 2025)	~6,4–8 Gbps	2 048 bits	~2 To/s	La largeur du bus double. La routing density et l'empilement (stacking) des microvias deviennent matériellement plus difficiles ; pitch des bumps d'interposer plus fin.

Le message clé pour les ingénieurs de cartes et de substrats : Le HBM4 s'impose en s'élargissant, pas en devenant plus rapide. Les débits par broche sont similaires au HBM3, mais la largeur des E/S doublée représente un défi de routage et de registration, pas un défi de pertes. Si votre plateforme est susceptible d'évoluer, concevez le fan-out et le stack-up en prévoyant une marge de densité dès maintenant.

Les spécifications qui comptent : Insertion loss, impédance, CTE, warpage

Une fois le périmètre clair, la qualité devient mesurable. Le tableau ci-dessous répertorie les paramètres qui déterminent si un substrat HBM3 fonctionnera.

Mesure	Pourquoi c'est important	Plage typique ou facteurs d'influence	Comment mesurer
Insertion loss	Un excès de pertes érode le diagramme de l'œil et corrompt les données.	~0,8–1,5 dB/pouce à la fréquence de Nyquist de 3,2 GHz (6,4 Gbps) ; caractérisez le canal jusqu'à ~16 GHz (≈5ème harmonique) pour le contenu edge-rate. Dépend du Df du stratifié.	Analyseur de réseau vectoriel (VNA).
Impédance — DQ (Single-ended)	Les réflexions ajoutent de la gigue (jitter) et de l'ISI sur le bus de données.	Les cibles single-ended sont généralement de ~40–50 Ω ; le bus DQ est single-ended, non différentiel.	TDR.
Impédance — clock/strobe (Différentiel)	Les paires d'horloge/strobe sont différentielles.	~80 Ω en différentiel ; contrôlez à ±10 % (resserrer à ±5–7 % si la marge est fine). Note : les cibles différentielles de 85/100 Ω concernent les liaisons SerDes côté hôte, pas le bus DQ HBM.	TDR.
CTE (X/Y et Z)	L'inadéquation entre le silicium (~~2,6 ppm/°C) et le substrat organique (~~12–17 ppm/°C) entraîne du warpage et des défaillances des joints.	X/Y : 10–14 ppm/°C ; Z : < 40 ppm/°C.	TMA (Analyse thermomécanique).
Line/space (L/S)	Définit la routing density pour des milliers de nets.	15/15 µm ou plus fin pour les interposers RDL/organiques ; ~30/30 µm pour les build-up substrates (mSAP).	AOI + coupe transversale (cross-section).
Rugosité de la surface du cuivre	Le cuivre rugueux augmente les pertes par Skin-effect.	Rz < 2,0 µm (feuille VLP/HVLP).	Profilomètre / SEM.
Via registration	Le désalignement ouvre les connexions dans les champs BGA denses.	±10 µm à ±25 µm selon le layer count.	Rayons X.

Utilisez le calculateur d'impédance pour estimer la largeur des pistes (trace widths), puis validez avec le stack-up de votre fabricant — les facteurs de gravure (etch factors) et le type de verre (glass style) modifient la valeur réelle.

Comment choisir les matériaux et le stack-up par application

Différents programmes privilégient différentes contraintes. La bonne stratégie de substrat HBM3 dépend de votre objectif : performances de pointe, coût, fiabilité, ou rendement au premier essai (first-pass yield).

1. Accélérateurs d'entraînement IA (Performances maximales)

Priorité : Intégrité du signal (SI) et marge thermique.
Compromis : Coût plus élevé et délais de livraison (lead time) plus longs.
Recommandation : Stratifiés ultra-low-loss (Panasonic Megtron 7, Isola Tachyon 100G) et PCB HDI avec 4+ couches build-up (any-layer HDI). Ne faites pas de compromis sur la qualité des matériaux pour réduire les coûts.

2. Accélérateurs Edge / Inférence (Sensibles aux coûts)

Priorité : Coût et facteur de forme (form factor).
Compromis : Longueur de piste (trace length) utilisable plus courte.
Recommandation : Les matériaux mid-loss peuvent fonctionner si le routage ASIC-HBM3 est très court. Le contrôle de l'impédance reste obligatoire.

3. Aérospatial et Défense (Fiabilité)

Priorité : Fiabilité à long terme dans des cycles thermiques (thermal cycling) sévères.
Compromis : Ensemble de matériaux restreint et qualifié.
Recommandation : Privilégiez le CTE matching et la résistance à la délamination ; matériaux à Tg élevé et qualité de fabrication PCB serveurs/data-centers selon la norme IPC Class 3.

4. Prototypage / NPI (Vitesse et rendement)

Priorité : Premier assemblage rapide et prévisible.
Compromis : Densité assouplie pour protéger le rendement (yield).
Recommandation : Simplifiez le stack-up ; évitez les L/S "héroïques" (maintenez ≥ 40 µm là où la conception le permet) pour que le premier lot offre un bon rendement aux tests fonctionnels.

5. Packages à forte charge thermique (High thermal-load)

Priorité : Extraction de la chaleur.
Compromis : Assemblage mécanique plus complexe.
Recommandation : Plans d'alimentation/thermiques en heavy-copper et finition plate (ENEPIG) pour le contact avec le dissipateur thermique (heat-sink).

6. Interposer organique/RDL vs Interposer en silicium

La décision : le silicium est plus dense mais coûteux ; l'organique/RDL est moins cher avec des limites de routage.
Recommandation : Un L/S inférieur à ~2 µm implique un interposer en silicium (domaine des usines de wafers). Un L/S de 10–15 µm est la zone où un interposer organique/RDL ou un Substrate-like PCB (SLP) est réalisable — et où APTPCB peut vous conseiller sur la fabricabilité.

Checklist de conception et de fabrication des substrats HBM3

HBM3 substrate AOI and process verification

Cette checklist est ce qui transforme une conception HBM3 en une carte avec un bon rendement.

Définition du Stack-up — Recommandation : Symétrique, nombre de couches pair. Risque : Les stacks asymétriques se courbent (bowing) pendant la refusion et fissurent les microbumps. Acceptation : Simulation < 1 % de warpage.
Validation des matériaux — Recommandation : Dk < 3,5 et Df < 0,005 à 10 GHz. Risque : L'atténuation plafonne le débit de données atteignable. Acceptation : Confirmation par rapport aux fiches techniques d'Isola/Megtron à la fréquence donnée.
Conception des vias et fan-out — Recommandation : Microvias empilés (stacked) ou décalés (staggered) dans le champ BGA, pas de PTH. Risque : Les stubs PTH dégradent l'IS (SI) et gaspillent de l'espace. Acceptation : DFM aspect ratio ~0,8:1 pour les microvias.
Intégrité de l'alimentation (Power integrity) — Recommandation : Plans d'alimentation/masse adjacents pour une capacité inter-plans (interplane capacitance). Risque : La chute de tension (voltage droop) provoque des erreurs HBM3 en charge. Acceptation : IR-drop < 3 % du rail.
Égalisation des longueurs (Length matching) — Recommandation : Adaptation dans une voie d'octet (byte lane) (≤ 0,5 mm ou selon spécification). Risque : Le timing skew brise le bus parallèle. Acceptation : Rapport CAO (CAD report).
Solder-mask registration — Recommandation : Imagerie directe au laser (LDI). Risque : Le masque sur les pads empêche le placement (seating) correct. Acceptation : Registration ±10 µm.
Finition de surface (Surface finish) — Recommandation : ENEPIG ou solder-on-pad. Risque : Black-pad avec l'ENIG ; HASL trop irrégulier pour le fine-pitch. Acceptation : Mesure de planéité (flatness).
Simulation de Warpage — Recommandation : Simuler le profil de refusion complet jusqu'à 260 °C. Risque : Le warp en "sourire/pleur" (smile/cry) ouvre les joints d'angle. Acceptation : Simulation Shadow Moiré.
Coupons de test d'impédance — Recommandation : Coupons sur les bords (rails) qui reflètent le routage des couches internes. Risque : La production dérive du modèle. Acceptation : TDR à ±5 %.
Test électrique final — Recommandation : 100 % netlist (sonde volante (flying probe) ou lit à clous (bed-of-nails)). Risque : Les circuits ouverts (opens) en profondeur dans le HDI sont irréparables. Acceptation : Passage IPC-9252 Class 3.

Erreurs courantes sur les PCB Interposers HBM3 (et solutions)

Ce sont les schémas de défaillance qui piègent les équipes utilisant le 2.5D pour la première fois.

Le traiter comme du HDI standard. Solution : Les substrats HBM3 nécessitent une registration plus stricte et un pitch plus fin (souvent < 40 µm) que le HDI classique ; prévoyez un budget pour cela.
Ignorer les keep-out zones. Solution : Les piles HBM3 et l'ASIC ont besoin d'espace pour la distribution de l'underfill (underfill dispensing) — confirmez les règles d'assemblage avant de finaliser le layout.
Utiliser du FR-4 standard. Solution : Son Df et son CTE le disqualifient ; utilisez des stratifiés low-loss destinés à la fabrication avancée de PCB.
Croiser des plans de référence scindés (Split reference planes). Solution : Une discontinuité du chemin de retour (return-path) crée des problèmes d'EMI et d'IS ; maintenez une référence continue sous chaque net high-speed.
Sous-estimer le CTE mismatch. Solution : Silicium (~~2,6) vs organique (~~14) est la principale cause de défaillance ; utilisez un underfill, des raidisseurs (stiffeners) et des matériaux de substrat à plus faible CTE.
Pas assez de découplage (Decoupling). Solution : Le HBM3 commute le courant rapidement ; placez des condensateurs à faible inductance via-in-pad au dos pour réduire l'inductance de boucle (loop inductance).
Tolérances de planéité (Flatness callouts) trop lâches. Solution : Même 50 µm de variation locale ouvrent les joints fine-pitch ; spécifiez bow/twist < 0,5 % sur le plan de fabrication (fab drawing).

Coût, délais, matériaux et tests : FAQ Substrat HBM3

1. Qu'est-ce qui augmente le coût d'un substrat HBM3 ? Deux choses : le matériau (les stratifiés low-loss coûtent 3 à 5 fois plus cher que le FR-4) et le layer count HDI. Une construction de microvias empilés 4+N+4 coûte beaucoup plus cher qu'un multicouche standard.

2. En quoi les tests HBM3 diffèrent-ils d'un PCB standard ? Au-delà de l'ouvert/court-circuit, vous ajoutez les tests d'impédance à une tolérance plus stricte (±5 %) et généralement l'Interconnect Stress Testing (IST) pour prouver que les microvias survivent aux cycles thermiques.

3. Quels sont les délais de livraison (lead times) typiques ? Environ 4 à 6 semaines pour les prototypes et 6 à 8 semaines pour la production, en raison des cycles de laminage et de la disponibilité des matériaux spéciaux. Les demandes en urgence (expedites) sont limitées par la physique du durcissement (cure).

4. Quels matériaux conviennent aux conceptions HBM3 ? Les stratifiés à faible Dk/Df — Panasonic Megtron 6/7, Isola Tachyon 100G, et la série Rogers RO4000 sur des couches spécifiques — choisis en fonction de la fréquence et du budget.

5. Quelle est la limite d'acceptation du warpage ? Généralement < 0,75 % de la diagonale ; pour les grands packages, un plafond strict d'environ ~100–150 µm de déflexion maximale est courant pour garantir la refusion du BGA.

6. Puis-je utiliser une feuille de cuivre standard ? Non — utilisez du cuivre HVLP/VLP. La rugosité standard se comporte comme une résistance supplémentaire aux fréquences du HBM3 (skin effect).

7. Comment gérer le thermal management sur le substrat ? Des thermal vias sous les pads des composants reliés à la masse interne, et, pour un flux extrême, un cœur métallique (metal core) ou un copper coin.

8. Quel bump pitch est réalisable pour les substrats organiques ? Jusqu'à ~130 µm pour les substrats standards, et ~40–50 µm pour les Substrate-like PCBs (SLP) utilisant un processus semi-additif modifié (mSAP).

Outils et ressources associées

Calculateur d'impédance : estimez les largeurs de pistes (trace widths) single-ended et différentielles — Calculateur d'impédance.
Bibliothèque de matériaux : comparez les propriétés d'Isola, Megtron et Rogers — Matériaux.
Directives DFM : limites de fabrication HDI et fine-pitch — Directives DFM.
Lecture connexe : contrôle thermique et du warpage pendant l'assemblage — Warpage Control During Assembly.

Glossaire des PCB Interposer HBM3

Terme	Définition
2.5D packaging	Dies placés côte à côte sur un interposer, qui repose sur un substrat/PCB.
Interposer	La couche de routage fine-pitch (silicium ou RDL/organique) entre le die et le substrat.
Build-up substrate	Le support fine-line avec un grand nombre de couches (classe ABF/BT) qui déploie (fan-out) les E/S de l'interposer vers un BGA.
TSV	Through-Silicon Via — une connexion verticale à travers un die/interposer en silicium.
Microbump	Très petite bille de soudure (solder bump) connectant le die à l'interposer.
CoWoS	TSMC "Chip-on-Wafer-on-Substrate" : packaging 2.5D utilisant un interposer en silicium.
EMIB	Intel "Embedded Multi-die Interconnect Bridge" — ponts de silicium intégrés dans un substrat organique.
CTE	Coefficient de dilatation thermique (Coefficient of thermal expansion).
Underfill	Époxy injectée sous le die/interposer pour soulager les contraintes mécaniques.
HDI	Interconnexion haute densité (microvias, vias borgnes/enterrés).
mSAP	Modified Semi-Additive Process — permet des lignes plus fines que la gravure soustractive (subtractive etching).
Insertion loss	Perte de puissance du signal le long d'une piste/ligne de transmission.
Fréquence de Nyquist	La moitié du débit de données (3,2 GHz pour 6,4 Gbps) ; le point de référence pour les spécifications de perte.
Any-layer HDI	Structure permettant des vias entre n'importe quelles couches pour une liberté de routage maximale.

Conclusion et prochaines étapes

Un système HBM3 fonctionnel nécessite plus qu'un schéma propre ; il requiert une stratégie de substrat qui équilibre les pertes, la thermique, le CTE et la fabricabilité — avec une marge de densité suffisante pour survivre au passage vers le bus plus large du HBM4. À mesure que les débits de données et le nombre d'E/S grimpent, la marge d'erreur dans le substrat disparaît.

Pour une revue DFM, ayez à disposition :

Les données Gerber (RS-274X) ou ODB++.
Exigences de Stack-up — cibles d'impédance (DQ single-ended et horloge/strobe différentiel) et contraintes de layer count.
Spécifications des matériaux (ex. "Megtron 7 ou équivalent").
Fichiers de perçage (Drill files) distinguant les vias traversants (through), borgnes (blind) et enterrés (buried).
Netlist pour les tests IPC-9252.

Impliquez APTPCB très tôt pour réduire les risques sur les parties les plus difficiles — sélection des matériaux high-speed, symétrie du stack-up HDI et gestion du CTE — afin que votre plateforme HBM3 (et prête pour HBM4) fonctionne à pleine vitesse. Téléchargez vos données pour une revue DFM et un devis.