La technologie de fan-out à couche de redistribution (RDL) fan-out (30 secondes)
La technologie de fan-out à couche de redistribution (RDL) comble l'écart entre les puces de silicium et les cartes de circuits imprimés en créant des interconnexions haute densité sans substrat de boîtier traditionnel. Pour garantir le rendement et la fiabilité, les ingénieurs doivent valider des paramètres spécifiques pendant les phases de conception et de fabrication.
- Contraintes Ligne/Espace (L/S) : Vérifiez la largeur minimale des pistes et l'espacement, allant généralement de 2µm/2µm à 10µm/10µm selon le processus de lithographie.
- Sélection du matériau diélectrique : Confirmez l'utilisation de Polyimide Photosensible (PSPI) ou de PBO (Polybenzoxazole) pour une élongation et une compatibilité de température de durcissement appropriées.
- Rapport d'aspect des vias : Assurez-vous que les rapports d'aspect des photo-vias restent inférieurs à 1:1 ou 1,5:1 pour garantir un placage complet et une continuité électrique.
- Contrôle du gauchissement : Validez le CTE (Coefficient de Dilatation Thermique) du support et les propriétés du composé de moulage pour éviter que le gauchissement du panneau/wafer ne dépasse 1-2 mm pendant le traitement.
- Tolérance de décalage de la puce : Tenez compte du mouvement de la puce pendant le moulage ; une logique de compensation typique nécessite une mesure précise de la position de la puce avant la gravure RDL.
- Spécifications UBM (Under Bump Metallization) : Vérifiez le diamètre et la composition de l'UBM (Ti/Cu/Ni) pour assurer une adhérence robuste des billes de soudure.
La technologie de fan-out à couche de redistribution (RDL) fan-out s'applique (et quand elle ne s'applique pas)
Comprendre quand déployer une architecture RDL fan-out par rapport à un boîtier standard à fil de liaison (wire-bond) ou à puce retournée (flip-chip) est la première étape du processus de conception.
Utilisez cette liste de contrôle lorsque :
- Un nombre élevé d'E/S est requis : La conception nécessite plus de connexions d'E/S que l'empreinte de la puce ne peut en supporter (limite Fan-In atteinte).
- Le facteur de forme est critique : Vous avez besoin du profil le plus fin possible (hauteur z) pour les appareils mobiles ou portables.
- Intégration hétérogène : Vous combinez plusieurs puces (SiP) avec différents nœuds dans un seul boîtier en utilisant des interconnexions RDL.
- Performances électriques : Vous avez besoin de chemins de signal plus courts et d'une inductance parasite plus faible par rapport au fil de liaison.
- Gestion thermique : La conception bénéficie de chemins thermiques directs à travers le RDL vers le PCB.
N'utilisez pas cette liste de contrôle lorsque :
- Faible nombre de broches : Les boîtiers standard à cadre de connexion (leadframe) ou à fil de liaison sont nettement moins chers pour les puces à faible complexité.
- Densité de puissance extrême : Les applications à très haute puissance peuvent nécessiter des cadres de connexion en cuivre épais ou des substrats céramiques plutôt que des RDL à couche mince.
- Contraintes de coûts strictes : Si l'application n'exige pas une densité élevée, les substrats laminés traditionnels (BGA) offrent un coût d'entrée inférieur.
- Grande taille de puce avec peu d'E/S : Si la puce est suffisamment grande pour accueillir toutes les billes (Fan-In), le Fan-Out ajoute une complexité de processus inutile.
La technologie de fan-out à couche de redistribution (RDL) fan-out (paramètres clés et limites)
Le respect d'un ensemble strict de règles de conception est essentiel pour la fabricabilité. APTPCB (Usine de PCB APTPCB) recommande de respecter ces plages standard pour maximiser le rendement.
| Règle / Paramètre | Valeur/Plage Recommandée | Pourquoi c'est important | Comment vérifier | Si ignoré |
|---|---|---|---|---|
| Min. Ligne/Espace (L/S) | 2µm/2µm (Haut de gamme) à 10µm/10µm | Détermine la densité de routage et l'intégrité du signal. | AOI (Inspection Optique Automatisée) | Courts-circuits, ouvertures ou diaphonie de signal. |
| Diamètre du Via | 5µm - 20µm | Connecte différentes couches RDL ; affecte la résistance. | MEB en coupe transversale | Résistance de via élevée ou circuits ouverts. |
| Épaisseur diélectrique | 5µm - 10µm par couche | Contrôle l'impédance et la tension de claquage. | Profilomètre / Ellipsométrie | Désadaptation d'impédance ou claquage électrique. |
| Pas de Pad | 40µm - 150µm | Fait correspondre la densité d'E/S de la puce au RDL. | Analyse Gerber | Désalignement pendant la lithographie. |
| Épaisseur du cuivre | 3µm - 8µm | Impacte la capacité de transport de courant et la résistance. | Fluorescence X (XRF) | Surchauffe ou fusion de trace sous charge. |
| Budget de décalage de la puce | < 10µm | Les puces bougent pendant le moulage ; la lithographie doit s'adapter. | Inspection métrologique post-moulage | Vias mal alignés frappant le silicium actif. |
| Limite de gauchissement | < 1mm (Panneau/Wafer) | Critique pour la manipulation dans les équipements automatisés. | Moiré d'ombre | Erreurs de manipulation, défaillances de mandrin à vide. |
| Diamètre UBM | 200µm - 300µm (typique) | Interface pour les billes de soudure vers le PCB. | Microscopie optique | Joints de soudure faibles, échec au test de chute. |
| Ouverture de passivation | > 5µm de chevauchement | Protège les plots de cuivre de l'oxydation/corrosion. | AOI | Corrosion, défaillance de fiabilité à long terme. |
| Matériau des billes de soudure | SAC305 / SAC405 | Alliages sans plomb standard pour la fiabilité. | Certificat Matériel (CoC) | Joints fragiles ou problèmes de point de fusion. |
| Désadaptation du CTE | < 10 ppm/°C de différence | Réduit les contraintes entre la puce, le moulage et le RDL. | ATD (Analyse Thermo-Mécanique) | Délaminage ou fissuration pendant le refusion. |
La technologie de fan-out à couche de redistribution (RDL) fan-out (points de contrôle du processus)
La mise en œuvre d'une conception RDL fan-out implique un processus de fabrication séquentiel. Chaque étape nécessite une validation spécifique pour éviter l'accumulation d'erreurs.
Inspection des wafers/puces entrants (KGD)
- Action : Vérifier les puces connues bonnes (KGD) avant le traitement.
- Paramètre clé : Rendement du test électrique > 99%.
- Vérification : Cartographier les puces défectueuses pour s'assurer qu'elles ne sont pas placées sur le support.
Préparation du support et laminage du ruban
- Action : Préparer le support temporaire en verre ou en acier avec un ruban de libération thermique.
- Paramètre clé : Force d'adhérence (suffisamment faible pour la libération, suffisamment élevée pour le traitement).
- Vérification : Inspecter la présence de bulles ou de particules sous le ruban.
Placement des puces (Pick and Place)
- Action: Placer les puces face cachée sur le support avec une grande précision.
- Key Parameter: Précision de placement (< ±5µm).
- Check: Vérification optique des coordonnées des puces par rapport aux repères.
Moulage par compression
- Action: Encapsuler les puces avec un composé de moulage époxy (EMC).
- Key Parameter: Uniformité de l'épaisseur du moule et température de durcissement.
- Check: Mesurer la variation totale d'épaisseur (TTV) et vérifier l'absence de vides.
Libération et décollage du support (si Chip-First Face-Up)
- Action: Retirer le support pour exposer les plots de la puce (dépend du processus).
- Key Parameter: Profil de température de libération.
- Check: Inspecter la surface de la puce pour détecter d'éventuels résidus.
Dépôt de la couche diélectrique 1
- Action: Revêtir par centrifugation ou laminer un diélectrique photosensible (PI/PBO).
- Key Parameter: Épaisseur du film (par exemple, 5µm).
- Check: Vérifier l'uniformité et l'absence de trous d'épingle.
Lithographie et formation de vias
- Action: Exposer et développer les vias pour se connecter aux plots de la puce.
- Key Parameter: Énergie d'exposition et temps de développement.
- Check: Mesurer le diamètre du fond du via et les résidus (voile).
Couche d'amorçage et placage RDL
- Action: Pulvériser une couche d'amorçage Ti/Cu, puis électroplaquer les pistes de cuivre.
- Key Parameter: Densité de courant de placage et chimie du bain.
- Check: Mesurer la hauteur et la largeur des pistes (vérification L/S).
Gravure de la couche d'amorçage
- Action : Retirer la couche d'amorçage temporaire pour isoler les pistes.
- Paramètre clé : Sélectivité du taux de gravure.
- Vérification : Test électrique des courts-circuits entre les pistes adjacentes.
- Dépôt de billes et refusion
- Action : Appliquer du flux et placer les billes de soudure sur les plots UBM.
- Paramètre clé : Température de pointe de refusion (par exemple, 245°C).
- Vérification : Test de cisaillement et inspection de la coplanarité des billes.
La technologie de fan-out à couche de redistribution (RDL) fan-out (modes de défaillance et correctifs)
Même avec une liste de contrôle robuste, des défauts peuvent survenir. Utilisez ce guide pour diagnostiquer et corriger les problèmes courants de RDL fan-out.
Symptôme : Décalage / Désalignement de la puce
- Cause : Mouvement des puces pendant le processus de moulage à haute pression.
- Vérification : Comparer les coordonnées avant et après le moulage.
- Correction : Optimiser la pression/vitesse de moulage ; utiliser la mise à l'échelle adaptative de la lithographie.
- Prévention : Utiliser un ruban adhésif à plus forte adhérence ou des techniques de sous-remplissage de moulage.
Symptôme : Fissuration des pistes RDL
- Cause : Contrainte élevée due à un désaccord de CTE entre l'EMC, la puce et le polymère RDL.
- Vérification : Résultats du test de cyclage thermique (TCT) ; analyse en coupe transversale.
- Correction : Sélectionner un diélectrique avec une élongation plus élevée ; ajuster le CTE de l'EMC.
- Prévention : Simuler les contraintes à l'aide de l'analyse par éléments finis (FEA) avant le gel de la conception.
Symptôme : Délaminage
- Cause : Mauvaise adhérence entre la couche d'amorçage et le diélectrique ou la surface de la puce.
Vérification : C-SAM (Microscopie Acoustique à Balayage) pour les lacunes d'interface.
Correction : Améliorer le processus de nettoyage/décapage plasma avant la pulvérisation.
Prévention : Surveiller la rugosité de surface et les conditions de la chambre à plasma.
Symptôme : Placage de via incomplet
Cause : Rapport d'aspect du via trop élevé ou air piégé dans les vias borgnes.
Vérification : MEB en coupe transversale montrant des vides dans les vias.
Correction : Réduire l'épaisseur diélectrique ou augmenter le diamètre du via ; optimiser l'agitation du placage.
Prévention : Respecter les règles de rapport d'aspect (généralement < 1:1).
Symptôme : Déformation dépassant les spécifications
Cause : Empilement asymétrique ou durcissement incorrect de l'EMC.
Vérification : Mesure par moiré d'ombre à température ambiante et de refusion.
Correction : Ajuster le revêtement arrière pour équilibrer les contraintes ; optimiser l'épaisseur du support.
Prévention : Équilibrer la densité de cuivre sur les couches RDL.
Symptôme : Ouvertures électriques
Cause : Contamination particulaire bloquant la lithographie ou sur-gravure.
Vérification : Superposition de la carte des défauts AOI avec les données de test électrique.
Correction : Améliorer la classe de salle blanche ; ajuster la concentration de l'agent de gravure.
Prévention : Contrôle strict des particules et manipulation automatisée des wafers.
La technologie de fan-out à couche de redistribution (RDL) (décisions de conception et compromis)
Le choix de la bonne stratégie RDL dépend de l'équilibre entre performance, coût et volume.
Chip-First vs. Chip-Last
- Chip-First: Les puces sont placées en premier, puis la RDL est construite par-dessus. Idéal pour le rendement si le décalage des puces est géré. Coût inférieur pour les applications standard.
- Chip-Last (RDL-First): La RDL est construite sur un support, puis les puces sont fixées. Mieux pour les puces haut de gamme avec des L/S très fins car la RDL est construite sur un support plat et stable sans problèmes de décalage des puces. Coût plus élevé.
Niveau Wafer (WLP) vs. Niveau Panneau (PLP)
- Niveau Wafer: Utilise des wafers ronds standard de 300 mm. Écosystème d'équipements mature. Idéal pour les conceptions de haute précision, de plus petit volume ou de très haute densité.
- Niveau Panneau: Utilise de grands panneaux rectangulaires (par exemple, 600 mm x 600 mm). Débit plus élevé et coût unitaire inférieur grâce à l'efficacité de la surface. Idéal pour la production de masse d'électronique grand public, mais les normes d'équipement sont moins unifiées.
Matériau diélectrique : PI vs. PBO
- Polyimide (PI): Température de durcissement plus élevée (300°C+), excellente résistance chimique. Standard depuis de nombreuses années.
- PBO: Température de durcissement plus basse (200°C-250°C), meilleures propriétés électriques (Dk/Df inférieur). Préféré pour la RF et les puces sensibles.
La technologie de fan-out à couche de redistribution (RDL) FAQ (coût, délai, défauts courants, critères d'acceptation, fichiers DFM)
1. Quel est le principal facteur de coût dans la fabrication de fan-out RDL ? Les principaux facteurs de coût sont le nombre de couches RDL (étapes de masque) et la perte de rendement due à la mise au rebut des puces Known Good Dies (KGD) si l'emballage final échoue. La minimisation du nombre de couches réduit considérablement les coûts. 2. Comment le délai de fabrication du fan-out RDL se compare-t-il à celui du flip-chip standard ? Le fan-out RDL a souvent un temps de cycle plus court que le flip-chip car il élimine les délais d'attente de fabrication et d'assemblage du substrat. Cependant, les délais de NPI (New Product Introduction) peuvent être de 4 à 8 semaines pour la génération de masques et l'ajustement du processus.
3. Quels sont les critères d'acceptation standard pour la largeur de ligne RDL ? L'acceptation est généralement de ±10 % de la largeur nominale de conception. Pour une ligne de 5µm, la largeur mesurée doit être comprise entre 4,5µm et 5,5µm.
4. Puis-je utiliser des fichiers Gerber standard pour la conception de fan-out RDL ? Bien que les fichiers Gerber soient acceptés, les formats GDSII ou ODB++ sont préférés pour le fan-out RDL car ils gèrent mieux les géométries complexes et les définitions de couches de la lithographie de qualité semi-conducteur que les fichiers Gerber de PCB standard.
5. Comment spécifier l'impédance pour les traces RDL ? Vous devez spécifier l'impédance cible (par exemple, 50Ω) et fournir la constante diélectrique (Dk) du polymère (PI/PBO). Le fabricant ajustera la largeur de trace et l'épaisseur diélectrique pour correspondre.
6. Quel est le pas de via minimum pour le fan-out RDL ? Pour les processus standard, le pas de via minimum est d'environ 10µm-15µm. Les processus avancés peuvent atteindre des pas plus serrés, mais le coût augmente.
7. Comment APTPCB gère-t-il le DFM pour le fan-out RDL ? Nous examinons l'empilement, les violations L/S et l'équilibre de la densité métallique. Consultez nos directives DFM pour les règles générales qui s'appliquent aux interconnexions haute densité. 8. L'underfill est-il requis pour les boîtiers RDL fan-out ? Généralement, non. Le composé de moulage agit comme protection. Cependant, un underfill au niveau de la carte pourrait être nécessaire après le montage sur le PCB pour la fiabilité aux tests de chute.
9. Quels tests sont effectués sur le substrat RDL fini ? Les tests incluent le test électrique Ouvert/Court (O/S), l'AOI (Inspection Optique Automatisée) et l'inspection visuelle pour les fissures ou les vides.
10. Le RDL fan-out peut-il gérer les signaux RF haute fréquence ? Oui. Les courtes longueurs d'interconnexion et les diélectriques à faible perte (comme le PBO) le rendent excellent pour les applications 5G et mmWave.
11. Quel est le nombre maximal de couches RDL prises en charge ? La plupart des conceptions utilisent 1 à 3 couches. Dépasser 4 couches augmente considérablement le risque de contrainte et de déformation, nécessitant un équilibrage CTE minutieux.
12. Comment valider la fiabilité de ma conception RDL ? Des tests de fiabilité JEDEC standard (cycles de température, HAST, test de chute) sont requis. Assurez-vous que votre conception passe la simulation avant la fabrication.
La technologie de fan-out à couche de redistribution (RDL) fan-out (pages et outils connexes)
- Capacités de PCB HDI: Comprenez les interconnexions haute densité qui partagent des principes de conception similaires avec le RDL.
- Fabrication avancée de PCB: Explorez d'autres technologies d'encapsulation et de substrat avancées disponibles chez APTPCB.
- Assemblage BGA et à pas fin: Découvrez les défis d'assemblage pour les composants à pas fin que les boîtiers RDL fan-out remplacent ou avec lesquels ils s'interfacent souvent.
La technologie de fan-out à couche de redistribution (RDL) fan-out (termes clés)
| Terme | Définition |
|---|---|
| RDL (Couche de redistribution) | Couches métalliques déposées sur une puce ou une tranche pour rediriger les plots d'E/S vers de nouveaux emplacements. |
| Fan-Out | Technologie d'encapsulation où les connexions d'E/S s'étendent au-delà du bord physique de la puce. |
| Fan-In | Encapsulation où toutes les connexions d'E/S sont situées à l'intérieur du périmètre de la puce. |
| EMC (Composé de moulage époxy) | Le matériau d'encapsulation utilisé pour protéger la puce et former le corps du boîtier. |
| UBM (Métallisation sous bosse) | La couche d'interface métallique entre le plot de cuivre et la bille de soudure. |
| L/S (Ligne/Espace) | La largeur d'une piste métallique et la distance à la piste adjacente. |
| KGD (Puce connue bonne) | Puces nues qui ont été testées et vérifiées fonctionnelles avant l'encapsulation. |
| CTE (Coefficient de dilatation thermique) | Une mesure de l'expansion d'un matériau avec la température ; critique pour la fiabilité. |
| Décalage de la puce | Le mouvement involontaire de la puce pendant le processus de moulage. |
| PBO (Polybenzoxazole) | Un polymère diélectrique haute performance utilisé pour les couches RDL. |
| PI (Polyimide) | Un polymère photosensible courant utilisé comme diélectrique dans les structures RDL. |
| Couche d'amorçage | Une fine couche métallique (généralement Ti/Cu) pulvérisée pour permettre la galvanoplastie. |
La technologie de fan-out à couche de redistribution (RDL) fan-out (examen DFM + prix)
Prêt à faire passer votre conception du concept à la production ? APTPCB propose des examens DFM complets et des prix compétitifs pour les boîtiers avancés et les substrats haute densité.
Pour obtenir un devis précis, veuillez fournir :
- Données de conception : Fichiers GDSII, ODB++ ou Gerber.
- Empilement : Nombre de couches souhaité, épaisseur diélectrique et préférence de matériau (PI vs PBO).
- Volume : Quantité de prototypes vs. objectifs de production de masse.
- Exigences spéciales : Contrôle d'impédance, finitions de surface spécifiques ou protocoles de test.
La technologie de fan-out à couche de redistribution (RDL) fan-out
Naviguer avec succès dans la liste de contrôle des substrats RDL fan-out nécessite une approche disciplinée des règles de conception, de la sélection des matériaux et de la validation des processus. En adhérant aux spécifications pour le L/S, la formation des vias et le contrôle du gauchissement décrites dans ce guide, les ingénieurs peuvent obtenir des solutions de packaging avancé fiables et à haut rendement. Que vous prototypiez un nouveau SiP ou que vous mettiez à l'échelle un processeur mobile, une attention rigoureuse à ces éléments de la liste de contrôle garantit que votre produit répond aux exigences de l'électronique moderne.