Routage de substrat fan-out RDL

Les couches de redistribution (RDL) fan-out : ce que couvre ce playbook (et à qui il s'adresse)

Ce guide est conçu pour les ingénieurs hardware, les architectes de packaging et les responsables des achats chargés de trouver des solutions de routage de substrat RDL fan-out. À mesure que la mise à l'échelle des semi-conducteurs ralentit, le fardeau de la performance se déplace vers le boîtier. Les couches de redistribution (RDL) dans le packaging Fan-Out (FOWLP/FOPLP) sont essentielles pour combler l'écart entre les E/S de la puce à l'échelle nanométrique et les géométries de la carte à l'échelle millimétrique.

Vous lisez probablement ceci parce que le HDI standard n'est plus suffisant pour votre densité d'E/S, ou que vous passez du wire-bond au flip-chip avancé ou au packaging au niveau de la tranche. La transition implique des compromis complexes entre la résolution ligne/espace, l'intégrité du signal et la fiabilité mécanique. Une défaillance dans la couche RDL rend le silicium coûteux inutile.

Ce playbook va au-delà de la théorie. Il se concentre sur la phase d'approvisionnement et de validation technique. Nous décrivons précisément quelles spécifications définir, où se cachent les risques de fabrication et comment auditer un fournisseur comme APTPCB (APTPCB PCB Factory) pour s'assurer qu'il peut fournir un rendement à grande échelle. Nous fournissons des listes de contrôle exploitables pour rationaliser votre processus de prise de décision.

Les couches de redistribution (RDL) fan-out est la bonne approche (et quand il ne l'est pas)

Comprendre l'utilité spécifique de la technologie RDL prévient la sur-ingénierie et les coûts inutiles.

Utilisez le RDL Fan-Out lorsque :

La densité d'E/S est critique : Votre puce a un nombre élevé d'E/S qui dépasse la surface disponible pour les billes de connexion (fan-in bumps) standard. Vous devez « étaler » les connexions sur une plus grande surface pour accueillir les pas BGA standard.
Contraintes de facteur de forme : Vous avez besoin du profil de boîtier le plus fin possible. Le RDL élimine le besoin d'un cœur de substrat organique séparé dans certaines architectures (comme le fan-out au niveau de la tranche).
Performances électriques : Vous avez besoin de chemins de signal plus courts que ceux que le fil de liaison (wire bonding) peut fournir pour réduire l'inductance et la capacitance parasites pour les applications SerDes ou RF à haute vitesse.
Intégration hétérogène : Vous combinez plusieurs puces (chiplets) avec différents nœuds de processus dans un seul boîtier et avez besoin d'un routage haute densité pour les interconnecter.
Gestion thermique : Vous avez besoin de connexions directes en cuivre de la face de la puce à la carte système pour améliorer la dissipation de la chaleur par rapport aux fils de liaison.

N'utilisez pas le RDL Fan-Out lorsque :

Faible nombre d'E/S : Si le fil de liaison standard ou les boîtiers à cadre de connexion (lead-frame) peuvent gérer la connectivité, le RDL est un facteur de coût inutile.
Sensibilité extrême aux coûts : Pour l'électronique grand public banalisée où les boîtiers BGA ou QFN standard suffisent, les coûts de lithographie du RDL à pas fin peuvent être prohibitifs.
Exigences de puissance/courant élevées: Bien que le RDL puisse gérer la puissance, les applications à courant extrêmement élevé pourraient bénéficier davantage de PCB en cuivre épais ou de modules de puissance spécifiques avec des pistes plus épaisses que ce que les processus RDL typiques permettent (généralement <10µm d'épaisseur).
Grande taille de puce avec forte désadaptation du CTE: Si la puce est très grande et que le CTE de la carte est très différent, un fan-out direct sans interposeur ou décharge de contrainte par underfill peut entraîner des défaillances par fatigue des joints de soudure.

Exigences à définir avant de demander un devis

Des exigences vagues entraînent des "requêtes d'ingénierie" (EQ) qui retardent les projets de plusieurs semaines. Définissez clairement ces paramètres pour obtenir immédiatement un devis précis et un retour DFM.

Largeur et Espacement des Lignes (L/S): Définissez la largeur et l'espacement minimum des pistes. Le RDL typique nécessite de 2µm/2µm à 10µm/10µm. Soyez précis quant aux couches qui nécessitent le pas le plus fin.
Nombre de couches RDL: Spécifiez le nombre de couches de redistribution (par exemple, 1 RDL, 2 RDL, 3+ RDL). Plus il y a de couches, plus la flexibilité de routage est grande, mais cela augmente considérablement le risque de rendement et le coût.
Matériau Diélectrique: Spécifiez le type de polymère (par exemple, Polyimide (PI), PBO, BCB ou ABF). Cela dicte les températures de polymérisation, la constante diélectrique (Dk) et les taux d'absorption d'humidité.
Spécifications des Vias: Définissez le type de via (borgne, empilé, décalé), le diamètre (généralement 10µm–50µm pour le RDL) et la taille du pad de capture.
Épaisseur du cuivre : Spécifiez l'épaisseur de cuivre requise pour les plans de signalisation par rapport aux plans d'alimentation. Le cuivre RDL est souvent plaqué semi-additivement (SAP) et est plus fin que la feuille de PCB standard.
Finition de surface : Définissez la finition des plots (par exemple, ENEPIG, OSP, étain par immersion) pour assurer la compatibilité avec l'assemblage ultérieur ou la fixation des billes de soudure.
Taille du substrat/support : Si vous utilisez un fan-out au niveau du panneau, spécifiez la taille du panneau (par exemple, 510 mm x 515 mm) pour optimiser l'utilisation.
Contrôle d'impédance : Indiquez l'impédance cible (par exemple, 50Ω asymétrique, 100Ω différentiel) et la tolérance (généralement ±10%). Cela oblige le fournisseur à vérifier les hauteurs d'empilement.
Tolérance de gauchissement : Définissez le gauchissement maximal admissible à température ambiante et à température de refusion (par exemple, <100µm sur l'unité).
UBM (Métallisation sous bosse) : Spécifiez la structure UBM si le fournisseur est responsable du bumping. Ceci est essentiel pour la résistance à l'électromigration.
Normes d'inspection : Citez les critères d'inspection spécifiques (par exemple, résolution AOI jusqu'à 1µm, test électrique à 100%).
Niveau de traçabilité : Définissez si vous avez besoin d'une traçabilité au niveau du panneau ou de l'unité pour les matériaux et les données de processus.

Les risques cachés qui entravent la montée en puissance

La fabrication RDL est plus proche du traitement des semi-conducteurs que de la fabrication traditionnelle de PCB. Les risques sont microscopiques mais ont des impacts macroscopiques.

Décalage de la puce (Désalignement lithographique) :
Risque: Pendant le processus de moulage (en FOWLP), les puces peuvent se déplacer légèrement. Si la lithographie RDL subséquente ne compense pas, les vias manqueront les plots de la puce.
Détection: AOI après développement ; tests électriques d'ouverture/court-circuit.
Prévention: Utiliser des fournisseurs avec un "patterning adaptatif" ou des machines de placement de puces de haute précision.
Délaminage induit par le gauchissement:
- Risque: Le désaccord de CTE entre le composé de moulage, la puce de silicium et le diélectrique RDL provoque le gauchissement de la tranche/du panneau. Un gauchissement excessif entraîne un délaminage entre les couches RDL.
- Détection: Microscopie acoustique à balayage (C-SAM) ; mesure du gauchissement par Shadow Moiré.
- Prévention: Sélection rigoureuse du CTE du composé de moulage ; équilibrage de la densité de cuivre sur les couches supérieure et inférieure.
Sous-gravure de la couche d'amorçage:
- Risque: Dans le processus semi-additif (SAP), la couche d'amorçage doit être gravée. Si elle est gravée trop agressivement, elle sous-grave la trace du signal, affaiblissant l'adhérence et augmentant la résistance.
- Détection: Analyse en coupe transversale (SEM) ; mesures de résistance.
- Prévention: Contrôle précis de la chimie et du temps de gravure ; utilisation d'agents de gravure différentiels.
Fissuration des vias à l'interface:
- Risque: Le cyclage thermique provoque des contraintes à l'interface entre le fond du via et le plot sous-jacent. Un nettoyage insuffisant (maculage) ou des intermétalliques fragiles provoquent des fissures.
- Détection: Tests de choc thermique suivis d'une surveillance de la résistance ; coupes par faisceau d'ions focalisés (FIB).
Prévention: Processus de décapage plasma robustes ; nettoyage plasma in-situ avant placage.
Fissuration du diélectrique :
- Risque: Les matériaux diélectriques fragiles (comme certaines résines époxy photosensibles) peuvent se fissurer sous contrainte mécanique ou choc thermique.
- Détection: Cyclage thermique ; inspection visuelle sous grossissement.
- Prévention: Utiliser des matériaux avec une élongation à la rupture plus élevée (par exemple, des formulations spécifiques de Polyimide).
Électromigration (EM) :
- Risque: Une densité de courant élevée dans des pistes RDL très fines provoque la migration des atomes de cuivre, créant des vides (ouvertures) ou des protubérances (courts-circuits).
- Détection: Tests de durée de vie en fonctionnement à haute température (HTOL) ; simulation de la densité de courant.
- Prévention: Règles de conception limitant la densité de courant ; utilisation de couches barrières.
Absorption d'humidité (Effet Popcorn) :
- Risque: Les diélectriques organiques absorbent l'humidité. Pendant le refusion, cette humidité se transforme en vapeur et délaminé le RDL (effet popcorn).
- Détection: Tests MSL (Moisture Sensitivity Level) ; analyse de la prise de poids.
- Prévention: Cuisson avant assemblage ; choix de matériaux à faible absorption d'humidité (comme le LCP ou des grades ABF spécifiques).
Perte de rendement due à la limite de résolution :
- Risque: Pousser la capacité L/S d'un fournisseur à la limite (par exemple, demander 2µm sur une ligne de 5µm) entraîne des courts-circuits/ouvertures dus à la poussière ou à des défauts de photorésist.
- Détection: Analyse du rendement par wafer/panneau ; AOI.
Prévention : Conception avec une marge de sécurité (par exemple, utiliser 5µm L/S si 2µm n'est pas strictement nécessaire) ; application stricte de la classe de salle blanche.

Plan de validation (quoi tester, quand et ce que signifie "réussi")

Plan de validation (quoi tester, quand et ce que signifie

Vous ne pouvez pas vous fier uniquement au Certificat de Conformité (CoC) du fournisseur. Vous devez valider l'intégrité du routage du substrat fan-out RDL vous-même ou par l'intermédiaire d'un tiers.

Test de continuité en chaîne (Daisy Chain Continuity Test) :
- Objectif : Vérifier la connectivité électrique de tous les réseaux, en particulier à travers les vias et les contacts de la puce.
- Méthode : Concevoir un véhicule de test avec des interconnexions en chaîne. Mesurer la résistance.
- Acceptation : Résistance dans les ±10% de la simulation ; pas d'ouvertures.
Cyclage thermique (TC) :
- Objectif : Tester la durée de vie en fatigue des pistes de cuivre et des vias sous contrainte thermique.
- Méthode : JEDEC JESD22-A104. De -40°C à +125°C (ou +150°C), 500 à 1000 cycles.
- Acceptation : Changement de résistance <10% (ou <20% selon la classe) ; pas de fissuration en coupe transversale.
Stockage à haute température (HTS) :
- Objectif : Évaluer la stabilité des matériaux et la croissance intermétallique au fil du temps.
- Méthode : JEDEC JESD22-A103. 150°C pendant 1000 heures.
- Acceptation : Pas de délaminage ; la résistance au cisaillement des billes reste dans les spécifications.
Test de stress hautement accéléré (HAST polarisé) :
- Objectif : Tester la corrosion et la croissance dendritique (migration électrochimique) sous humidité et polarisation.
Méthode: JEDEC JESD22-A110. 130°C, 85% HR, tension polarisée, 96 heures.
Acceptation: Aucune défaillance de la résistance d'isolement; aucune croissance dendritique visible.
Test de Chute:
- Objectif: Évaluer la robustesse mécanique du RDL et des joints de soudure lors de l'impact.
- Méthode: JEDEC JESD22-B111. Test de chute au niveau de la carte.
- Acceptation: Survie à un nombre défini de chutes (par exemple, 30 chutes) sans défaillance électrique.
Mesure de la Déformation:
- Objectif: S'assurer que le substrat est suffisamment plat pour l'assemblage SMT.
- Méthode: Moiré d'ombre à température ambiante, 150°C et 260°C.
- Acceptation: Déformation <100µm (ou norme JEITA/JEDEC spécifique pour la taille du boîtier).
Analyse en Coupe Transversale (Analyse de Construction):
- Objectif: Vérifier les dimensions physiques et la qualité du placage.
- Méthode: Coupe transversale mécanique et imagerie SEM.
- Acceptation: L'épaisseur du cuivre, l'alignement des vias et l'épaisseur du diélectrique correspondent aux tolérances du dessin.
Test de Soudabilité:
- Objectif: S'assurer que les pastilles se mouillent correctement pendant l'assemblage.
- Méthode: IPC-J-STD-003. Immersion et observation ou balance de mouillage.
- Acceptation: Couverture >95%; mouillage uniforme.

Liste de contrôle du fournisseur (RFQ + questions d'audit)

Utilisez cette liste de contrôle lorsque vous travaillez avec APTPCB ou d'autres fabricants avancés. Elle permet de distinguer les partenaires RDL compétents des fabricants de PCB standard.

Entrées RFQ (Ce que vous envoyez)

Gerber/ODB++ Files: Données de routage complètes avec des définitions de couches claires.
Netlist: Format IPC-356 pour la vérification des tests électriques.
Stackup Drawing: Montrant explicitement les épaisseurs diélectriques, les poids de cuivre et les types de matériaux.
Drill/Via Table: Définissant les vias borgnes, enterrés et traversants avec des rapports d'aspect.
Impedance Requirements: Lignes spécifiques et plans de référence.
Panelization Drawing: Si vous avez des exigences spécifiques d'assemblage pour votre ligne de production.
Acceptance Specification: Référence à IPC-6012 (Classe 2 ou 3) ou à des spécifications internes spécifiques.
Volume Forecast: EAU (Estimated Annual Usage) pour déterminer le niveau de prix et l'allocation de la ligne de production.

Preuve de Capacité (Ce qu'ils doivent montrer)

Capacité L/S Minimale: Peuvent-ils démontrer une production stable au pas requis (par exemple, 5µm/5µm) ? Demandez les données CpK.
Rapport d'aspect des Vias: Peuvent-ils plaquer le rapport d'aspect de vos vias (par exemple, 1:1 ou 2:1 pour les vias borgnes) sans vides ?
Expérience SAP/mSAP: Ont-ils une ligne dédiée au processus semi-additif ? (La gravure soustractive standard ne peut pas réaliser de RDL fins).
Qualification des Matériaux: Ont-ils qualifié le diélectrique spécifique (par exemple, PI ou ABF) que vous avez demandé ?
Simulation de Déformation: Peuvent-ils exécuter une simulation basée sur votre empilement pour prédire la déformation avant la fabrication ?
Classe de salle blanche: La zone d'imagerie RDL est-elle de Classe 100 ou de Classe 1000? (Les PCB standard sont souvent non classifiés ou de Classe 10k+).

Système Qualité & Traçabilité

Capacité AOI: Quelle est la taille minimale de défaut que leur AOI peut détecter? (Devrait être <50% de la largeur de ligne).
Test Électrique: Utilisent-ils une sonde volante (pour les prototypes) ou un banc de test (pour les volumes)? Peuvent-ils tester des pastilles à pas fin?
Fréquence des micro-sections: À quelle fréquence effectuent-ils des micro-sections par lot? (Devrait être au moins 1 par lot/panneau).
Certifications: ISO 9001 est le minimum. IATF 16949 est préférée pour la fiabilité. ISO 13485 pour le médical.
Analyse des défaillances: Disposent-ils d'un SEM/EDX interne pour l'analyse des défauts?

Contrôle des Modifications & Livraison

Politique PCN: Acceptent-ils de fournir une Notification de Changement de Produit (PCN) pour toute modification de matériau ou de processus?
Planification de la capacité: Quel est leur taux d'utilisation actuel? (Si >90%, les délais de livraison glisseront).
Stock tampon: Sont-ils disposés à maintenir un stock de produits finis (VMI) pour les commandes en volume?
Délai de livraison: Quel est le délai de livraison standard pour les fabrications RDL? (Souvent 4-6 semaines pour les fabrications complexes).

Guide des décisions (compromis que vous pouvez réellement choisir)

Chaque décision de conception dans le routage de substrat fan-out RDL a une contre-réaction.

Compromis: Largeur de ligne vs. Rendement
Conseil : Si vous privilégiez le coût, choisissez des lignes plus larges (10µm+). Le rendement diminue exponentiellement à mesure que vous vous approchez de 2-5µm. N'utilisez des lignes fines que là où c'est absolument nécessaire pour le breakout.
Compromis : Nombre de couches vs. Déformation
- Conseil : Si vous privilégiez la planéité, choisissez des empilements symétriques. Un nombre impair de couches RDL ou une distribution de cuivre déséquilibrée crée un effet de bande bimétallique, provoquant une déformation sévère.
Compromis : Matériau diélectrique vs. Fiabilité
- Conseil : Si vous privilégiez la fiabilité au cyclage thermique, choisissez le Polyimide (PI). Il présente une excellente élongation. Si vous privilégiez la résolution à pas fin, choisissez le PBO ou le BCB, qui permettent souvent une lithographie plus fine mais peuvent être plus fragiles.
Compromis : Taille des vias vs. Résistance
- Conseil : Si vous privilégiez la densité de routage, choisissez des vias plus petits (10-20µm). Cependant, si vous privilégiez la fourniture de puissance, choisissez des vias plus grands ou des réseaux de vias. Les petits vias ont une résistance et une inductance élevées.
Compromis : Format panneau vs. Wafer
- Conseil : Si vous privilégiez le coût unitaire à volume élevé, choisissez le Fan-Out au niveau du panneau (PLP). L'utilisation de la surface est meilleure. Si vous privilégiez la précision et le rendement, choisissez le Fan-Out au niveau du wafer (WLP). L'équipement pour les wafers est généralement plus mature et précis.

FAQ

Q : Quelle est la différence entre le RDL et les traces PCB standard ? R: Les pistes RDL (Redistribution Layer) sont généralement beaucoup plus fines (2-5µm d'épaisseur) et plus étroites (2-10µm de large) que les pistes de PCB standard. Elles sont créées à l'aide de processus de type semi-conducteur (pulvérisation, photorésist, placage) sur un support ou une puce, plutôt que par gravure de feuille de cuivre sur un stratifié.

Q: Puis-je utiliser du FR-4 standard pour le fan-out RDL? R: Généralement, non. Le tissage de verre du FR-4 standard est trop rugueux pour la lithographie RDL à lignes fines. Le RDL nécessite généralement des diélectriques lisses, appliqués par spin coating ou à base de film, comme le Polyimide ou l'ABF (Ajinomoto Build-up Film) pour atteindre la résolution nécessaire.

Q: Quelle est la tolérance typique de contrôle d'impédance pour le RDL? R: Atteindre ±10% est standard, mais ±5% est très difficile en raison de la finesse des couches diélectriques. De petites variations d'épaisseur (par exemple, 0.5µm) ont un impact proportionnellement important sur l'impédance.

Q: Comment gérer la gestion thermique avec le RDL? R: Les diélectriques RDL sont souvent des isolants thermiques. Pour gérer la chaleur, vous devez concevoir des vias thermiques qui s'empilent directement du pad de la puce aux billes du boîtier. Ne comptez pas sur la diffusion latérale de la chaleur à travers les fines pistes RDL.

Q: Le fan-out RDL est-il adapté aux applications haute tension? R: Généralement non. Les couches diélectriques sont très fines (5-10µm), ce qui limite la tension de claquage. Vérifiez la rigidité diélectrique (V/µm) du matériau et assurez un espacement suffisant pour vos exigences de tension.

Q: Qu'est-ce que la "Keep Out Zone" (KOZ) pour le RDL? A: Vous avez besoin d'une KOZ autour du bord de la puce et du bord du boîtier. La contrainte est la plus élevée aux coins de la puce. Évitez de router des signaux critiques à haute vitesse ou de placer de petits vias exactement aux points de contrainte des coins de la puce pour éviter les fissures.

Q: Comment APTPCB gère-t-il la sécurité des données RDL? R: Nous utilisons des serveurs FTP sécurisés et une protection NDA. Les données de fabrication sont compartimentées, garantissant que vos conceptions de routage propriétaires ne sont accessibles qu'aux équipes d'ingénierie et de FAO travaillant sur votre projet.

Q: L'RDL peut-il être réparé? R: Non. Contrairement à un PCB où une coupure et un pontage pourraient être possibles pour un prototype, l'RDL est microscopique et encapsulé. Un défaut dans une couche RDL interne entraîne la mise au rebut de l'unité. C'est pourquoi l'inspection en cours de processus (AOI) est vitale.

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Pour un devis précis de routage de substrat fan-out RDL, veuillez fournir :

Fichiers Gerber/ODB++ : Données complètes des couches.
Définition de l'empilement : Types de matériaux et épaisseurs des couches.
Carte de perçage/vias : Définitions des vias borgnes/enterrés.
Netlist : Pour la vérification électrique.
Volume et délai : Objectifs de prototype vs. production.

Notre équipe d'ingénieurs examinera vos fichiers pour la faisabilité de la "Conception pour la Fabrication" (DFM) afin d'identifier les risques potentiels de rendement avant le début de la production.

Conclusion

Le routage de substrat fan-out RDL est le facteur clé pour la prochaine génération d'électronique compacte et haute performance. Il comble le fossé entre les nanomètres du silicium et les millimètres des PCB. Cependant, il nécessite un changement de mentalité, passant de la "carte de circuit imprimé" au "système encapsulé". En définissant des spécifications claires pour la ligne/l'espacement et les matériaux, en validant rigoureusement les risques thermiques et mécaniques, et en auditant votre fournisseur selon une liste de contrôle stricte, vous pouvez gérer cette complexité en toute sécurité. Le succès ne réside pas seulement dans la conception, mais dans la discipline de l'exécution.