Fabrication de PCB à nombre de couches élevé
Des cartes HDI à 12 couches aux fonds de panier à 64 couches pour les serveurs d'IA et l'infrastructure 5G — laminage de précision, technologie de via avancée et contrôle d'impédance de ±5 % pour l'électronique critique.
Problématiques que nous résolvons
À mesure que le nombre de couches dépasse 16, la complexité augmente de manière exponentielle. Chaque couche supplémentaire introduit des tolérances plus strictes, davantage d'étapes de processus et un risque cumulatif de défauts plus élevé.
Les cycles de laminage multiples exigent un contrôle précis du flux de résine. Une uniformité de pression inadéquate ou des profils thermiques incorrects provoquent des micro-délaminages et des vides internes qui n'apparaissent qu'au cours du refusion d'assemblage.
Un seul désalignement de 25μm entraîne une erreur cumulative de plus de 100μm dans des empilements de plus de 30 couches — suffisant pour rompre les connexions BGA ou créer des courts-circuits entre les couches adjacentes.
Les vias traversants créent des stubs non terminés générant des réflexions, des pertes d'insertion et des discontinuités d'impédance — dévastateur pour les liaisons série de 25Gbps et plus.
Les vias profonds dans les cartes épaisses (rapports supérieurs à 10:1) souffrent d'un dépôt de cuivre irrégulier — un placage fin au centre du fût conduit à des microfissures et des défaillances dues aux cycles thermiques.
La distribution asymétrique du cuivre crée des contraintes internes provoquant un voile important. Parallèlement, les variations d'épaisseur diélectrique à travers des dizaines de couches rendent le contrôle d'impédance extrêmement difficile — en particulier dans les empilements de matériaux hybrides.
La fabrication fiable de PCB à nombre de couches élevé exige une connaissance approfondie des processus, une maîtrise des matériaux et une culture axée sur l'ingénierie.
Chaque projet est confié à un ingénieur dédié qui examine l'empilement, l'impédance et les défis DFM. Un partenaire d'ingénierie direct, pas un numéro de ticket.
Des presses sous vide à profilage thermique dynamique avec contrôle multi-zones permettent une stratification impeccable de piles de 64 couches avec des matériaux diélectriques mixtes.
L'alignement optique CCD, l'imagerie directe laser et le perçage de cibles aux rayons X atteignent un enregistrement couche à couche de ≤15μm pour le routage dense de BGA.
Stock disponible de Megtron 6/7, Isola Tachyon, stratifiés RF Rogers et FR4 à Tg élevé — pas de retards de délai pour les matériaux.
Des contrôles en cours de processus stricts, de l'AOI des couches internes à l'analyse par microsection, détectent les défauts précocement. Le rendement sur les cartes de plus de 20 couches dépasse les références.
Des prototypes à la production sur la même ligne qualifiée avec des paramètres de processus identiques. Zéro surprise de requalification.
Techniques de fabrication de pointe validées sur des milliers de lots de production complexes.
Intégrité du signal
Les vias traversants dans les cartes épaisses créent des stubs inutilisés sous la couche de signal cible. Ces stubs génèrent des réflexions, augmentent la perte d'insertion et dégradent les diagrammes de l'œil. Le contre-perçage les élimine chirurgicalement.
Interconnexion haute densité
Pour les BGA à pas fin inférieurs à 0.8mm, le VIPPO place les vias directement sous les pastilles, les remplit de résine spécialisée et les plaque à plat avec du cuivre — maximisant ainsi la densité de routage.
Architectures complexes
De multiples cycles de lamination contrôlés permettent de construire des architectures complexes avec des microvias percés au laser, augmentant la densité de routage de plus de 40% par rapport aux conceptions conventionnelles.
Expertise en matériaux
Caractéristiques Dk/Df stables, résistance aux cycles de lamination multiples et compatibilité avec le refusion sans plomb.
Pour les liaisons série 25G/56G/112G, les cartes accélératrices d'IA et les architectures de commutation de centres de données.
Empilements à diélectriques mixtes combinant des stratifiés RF à base de PTFE avec du FR4 pour des performances équilibrées.
Les substrats à haute Tg résistent à l'expansion sur l'axe Z à travers de multiples cycles de refusion et des conditions difficiles.
Vérification de la qualité
Un laboratoire qualité conforme à la classe 3 de l'IPC valide chaque carte avant expédition.
Le microsectionnement valide l'épaisseur du cuivre, l'alignement, l'intégrité diélectrique et détecte les vides cachés dans les barillets de via.
L'équipement TDR Tektronix/Polar vérifie que chaque réseau d'impédance respecte une tolérance de ±5% avec une documentation complète.
Le test de contrainte d'interconnexion soumet les vias à des centaines de cycles thermiques simulant des années de fonctionnement.
L'inspection optique haute résolution détecte les défauts de piste sur chaque couche interne avant la stratification.
L'inspection automatisée par rayons X vérifie l'enregistrement des vias et l'alignement des vias enterrés sur les cartes terminées.
Chaque carte subit un test complet de connectivité et d'isolation de la netlist — par sonde volante ou sur banc de test.
| Paramètre | Capacité APTPCB |
|---|---|
| Nombre maximal de couches | Jusqu'à 64 couches |
| Épaisseur maximale de la carte | Jusqu'à 10,0 mm |
| Contrôle d'impédance | ±5% (Vérifié par TDR) |
| Rapport d'aspect maximal | 20:1 (Placage pulsé) |
| Piste/Espacement min. | 2/2 mil (50/50 μm) |
| Perçage mécanique min. | 0,15 mm (6 mil) |
| Perçage laser min. | 0.075mm (3mil) |
| Structures HDI | 3+N+3 à toutes couches |
| Tolérance de déperçage | ±0.15mm |
| Fonctionnalités avancées | VIPPO, Déperçage, Vias borgnes/enterrés, Métallisation des bords, Cavité |
| Finitions de surface | ENIG, ENEPIG, OSP, Étain/Argent par immersion, Or dur |
| Normes de qualité | IPC Classe 3, IPC-6012, IATF 16949, ISO 9001 |
Secteurs Desservis
Reconnu par les équipes d'ingénierie du monde entier pour alimenter les systèmes électroniques les plus exigeants.
Fonds de panier, modules accélérateurs GPU et tissus de commutation avec des canaux PAM4 112G sur des cartes de 32 à 64 couches.
Émetteurs-récepteurs optiques, routeurs cœur de réseau et modules mmWave avec des empilements hybrides Rogers/FR4.
Avionique, radar à antenne réseau à commande de phase, communications par satellite construits selon les normes IPC Classe 3 et AS9100.
Systèmes d'imagerie haute densité où la miniaturisation et la fiabilité à long terme sont essentielles.
Contrôleurs de mouvement, réseaux industriels et systèmes de vision nécessitant des cartes multicouches robustes.
Interconnexions de supercalculateurs, cartes FPGA et équipements de test exigeant une densité de routage maximale.
Support de bout en bout
Pré-production
Les ingénieurs CAM seniors analysent vos données Gerber, optimisent les empilages, calculent les modèles d'impédance à l'aide de la simulation par solveur de champ et recommandent des alternatives de matériaux — tout cela avant le début de la production.
Production et Livraison
Chaque carte est livrée avec des rapports de test électrique complets, des données d'impédance et une traçabilité complète des matériaux. Photos de microsections sur demande. Un rendement de premier passage de 99,2 % signifie zéro re-spin coûteux.
Guide technique
Dans l'industrie des PCB, les cartes avec 16 couches conductrices ou plus sont classées comme des PCB à nombre de couches élevé. Les applications avancées dans l'informatique IA, l'infrastructure de télécommunications, l'avionique aérospatiale et les réseaux haute performance nécessitent fréquemment 24, 32, ou même 64 couches pour répondre aux exigences de routage dense des processeurs modernes, des FPGA et des ASIC.
Le facteur fondamental est la densité de routage. Les boîtiers BGA modernes contiennent des milliers de broches avec des pas inférieurs à 0,8 mm, chacune nécessitant des connexions de signal, d'alimentation et de masse. Lorsqu'un processeur nécessite le routage de plus de 2 000 nets, la seule façon d'y parvenir dans des dimensions acceptables est d'ajouter des couches de routage. Des couches supplémentaires fournissent également des plans de masse et d'alimentation dédiés pour l'intégrité du signal, la réduction des EMI et l'impédance contrôlée.
La complexité de la stratification augmente considérablement avec le nombre de couches. Chaque cycle lie les cœurs et le préimprégné sous température et pression contrôlées. Pour les cartes à 64 couches nécessitant une stratification séquentielle, les couches les plus externes subissent quatre cycles de pressage ou plus — chacun introduisant un stress cumulatif qui peut provoquer des décalages dimensionnels, des irrégularités de flux de résine et un délaminage.
Le succès dépend de l'ajustement précis de la teneur en résine du préimprégné à la densité du cuivre, du profilage minutieux des vitesses de montée en température et de l'étalonnage des zones de pression pour une épaisseur diélectrique constante sur l'ensemble du panneau.
La classe 3 de l'IPC-A-600 autorise une erreur d'enregistrement de 50μm par couche, mais dans les empilements de plus de 30 couches, de petits écarts s'accumulent en un désalignement total dépassant les tolérances des anneaux annulaires. Les noyaux des couches internes se dilatent et se contractent pendant la lamination en fonction de la densité du cuivre, de l'orientation du tissage de verre et de la teneur en humidité. Les solutions incluent l'alignement optique CCD, la lamination sans broches et le perçage de cibles par rayons X en référence à des marques internes.
Les conceptions complexes nécessitent des vias traversants, des vias borgnes, des vias enterrés et des microvias percés au laser. Une carte de 6,0mm avec des trous de 0,3mm produit un rapport d'aspect de 20:1, rendant la métallisation uniforme du cuivre extrêmement difficile. La métallisation pulsée PPR favorise un dépôt plus uniforme, mais une métallisation sans vide à des rapports extrêmes reste exigeante.
Pendant le refusion à 250°C+, la dilatation différentielle entre le cuivre (17 ppm/°C) et le FR4 (60–70 ppm/°C sur l'axe Z) crée une contrainte énorme sur les barillets de via — la cause principale de la fissuration des barillets. L'atténuation nécessite des substrats à Tg élevé avec un faible CTE sur l'axe Z, un tissage de verre renforcé et des structures de via remplies.
Le principe fondamental est la symétrie par rapport au plan central. Les empilements asymétriques créent des contraintes déséquilibrées provoquant un arc ou une torsion. L'équilibrage du cuivre nécessite souvent des motifs de remplissage non fonctionnels pour égaliser la densité sur toutes les couches.
Chaque couche de signal doit référencer un plan de masse ou d'alimentation adjacent. Les paires différentielles pour les liaisons 112G PAM4 nécessitent une impédance de 85Ω ou 100Ω ±5%, exigeant un contrôle précis de la largeur de trace, de l'espacement et du diélectrique.
De nombreuses conceptions combinent le Megtron 6 pour les signaux haute vitesse avec le FR4 standard pour la distribution d'énergie. Cela optimise les coûts mais introduit une complexité due aux différentes valeurs de CTE et aux exigences de lamination. APTPCB possède une vaste expérience dans la qualification des empilages hybrides pour toutes les principales familles de matériaux.
L'examen de la conception pour la fabrication (DFM) est essentiel. Les problèmes tolérables sur une carte à 4 couches deviennent critiques à 32 ou 64 couches. Le processus DFM d'APTPCB comprend l'analyse de faisabilité de l'empilage, la modélisation d'impédance, la vérification du rapport d'aspect des perçages, l'analyse de la tolérance d'enregistrement, l'évaluation de l'équilibre du cuivre et l'évaluation des matériaux.
Réponses aux questions que nous entendons le plus souvent de la part des équipes hardware.
Les empilages hybrides introduisent une incompatibilité de CTE entre les couches de Megtron (CTE ~12 ppm/°C X/Y) et le FR4 (CTE ~14–16 ppm/°C). Pendant plusieurs cycles de lamination, ce différentiel crée des contraintes internes aux limites des matériaux qui peuvent provoquer une micro-délaminage ou une dérive d'impédance. APTPCB atténue cela en sélectionnant des couches de liaison préimprégnées avec des propriétés de CTE intermédiaires, en optimisant les vitesses de montée en température du cycle de pressage par zone de matériau, et en effectuant des tests de contrainte thermique post-lamination (IST) pour vérifier l'intégrité de l'interface avant de procéder au perçage.
La lamination séquentielle est généralement requise lorsque vous dépassez ~20 couches avec des structures de vias borgnes/enterrés, ou lorsque des microvias HDI sont nécessaires. Chaque sous-cycle de lamination supplémentaire réduit votre budget d'enregistrement — APTPCB alloue ≤15μm par enregistrement de couche, mais l'erreur cumulative sur 3 à 4 pressages séquentiels signifie que la conception de votre anneau annulaire doit tenir compte d'un décalage potentiel total de 60 à 80μm. Nous recommandons un anneau annulaire minimum de 100μm (4mil) pour les cartes laminées séquentiellement, et nous effectuons une vérification d'alignement par rayons X après chaque cycle de pressage pour détecter la dérive avant qu'elle ne se propage.
Pour 56G PAM4 (28 GHz Nyquist), les talons de via (stubs) de plus de ~10mil (~254μm) commencent à créer une résonance mesurable et une dégradation de la perte d'insertion. Si votre signal transite d'une couche externe vers une couche interne dans le tiers supérieur de l'empilement, le backdrilling (avec notre tolérance de profondeur de ±150μm) est généralement suffisant et plus rentable. Cependant, si le routage du signal nécessite des transitions de couche au milieu de l'empilement ou si la carte dépasse 5mm d'épaisseur, les vias borgnes ou les structures de fabrication séquentielles éliminent entièrement les talons et constituent le meilleur choix technique — bien qu'à un coût plus élevé et avec un délai de livraison plus long. Nous vous recommandons de fournir vos données de simulation de canal afin que nos ingénieurs SI puissent vous conseiller sur l'approche optimale pour votre budget de perte spécifique.
La fissuration du barillet dans les cartes épaisses (généralement >4mm avec des rapports d'aspect supérieurs à 12:1) est causée par un désalignement du CTE de l'axe Z pendant le refusion. Trois changements réalisables : Premièrement, passez à un matériau à Tg élevé et à faible CTE (par exemple, Isola 370HR avec Tg 180°C et CTE Z < 3.0% à 260°C) au lieu du FR4 standard. Deuxièmement, spécifiez le remplissage de via (VIPPO) pour les vias traversants critiques — le bouchon de résine durcie renforce mécaniquement le barillet contre l'expansion. Troisièmement, travaillez avec votre partenaire d'assemblage pour optimiser le profil de refusion — des vitesses de rampe plus lentes au-dessus de 200°C réduisent le choc thermique sur les vias à rapport d'aspect élevé. APTPCB valide la fiabilité des vias en utilisant des tests IST jusqu'à 500+ cycles avant expédition sur des cartes avec des rapports d'aspect supérieurs à 15:1.
L'épaisseur diélectrique dans les cartes laminées séquentiellement est affectée par la densité du cuivre (déplacement de la résine), la teneur en résine du préimprégné et la pression de la presse. Nous abordons cela en trois étapes : Lors de l'examen DFM, nous effectuons une modélisation d'impédance par solveur de champ en utilisant les valeurs Dk réelles du matériau à votre fréquence de fonctionnement — et non les valeurs nominales de la fiche technique. Nous ajustons ensuite les largeurs de piste par couche pour compenser les variations diélectriques prévues (les couches internes ont généralement un diélectrique plus mince que les couches externes en raison d'une densité de cuivre plus élevée). Enfin, chaque panneau de production comprend des coupons de test TDR pour l'impédance asymétrique et différentielle, vérifiés par rapport à votre tolérance de ±5%. Si un panneau dévie au-delà des spécifications, il est rejeté — non expédié.
Pour un examen DFM efficace sur une carte complexe comme celle-ci, veuillez fournir : (1) les fichiers Gerber (RS-274X ou ODB++) avec les fichiers de perçage et les netlists ; (2) votre empilement cible avec les exigences d'impédance (cibles asymétriques et différentielles, couches de référence) ; (3) les préférences ou contraintes de matériau (par exemple, "Megtron 6 pour les couches de signal, high-Tg standard pour l'alimentation") ; (4) toutes les exigences de backdrilling avec les couches de signal cibles ; (5) l'épaisseur cible et la tolérance de la carte ; (6) l'exigence de finition de surface. Notre équipe CAM vous remettra un rapport DFM complet dans les 24 heures, couvrant l'analyse des marges d'enregistrement, la faisabilité du rapport d'aspect, les résultats de simulation d'impédance et les recommandations d'optimisation des matériaux/empilements — le tout avant que vous ne vous engagiez dans la production.
Pour une carte HDI 24 couches avec Megtron 6, le délai de livraison des prototypes est généralement de 15 à 20 jours ouvrables à compter de la validation des Gerbers, en fonction de la complexité de la construction HDI (nombre de cycles de lamination séquentielle) et si le backdrilling ou le VIPPO est requis. Le MOQ pour les prototypes est de 5 pièces. Si vous avez besoin d'une livraison accélérée, nous proposons une option rapide de 10 à 12 jours ouvrables avec une planification prioritaire. Pour les quantités de production (100+ pièces), le délai de livraison est généralement de 20 à 25 jours ouvrables. Nous maintenons le préimprégné et le noyau Megtron 6 en stock pour éviter le délai d'approvisionnement en matériaux de 6 à 8 semaines qui affecte de nombreux concurrents.
Soumettez vos fichiers Gerber pour un devis détaillé avec une analyse DFM gratuite — généralement sous 24 heures. Téléchargement Sécurisé · NDA Disponible · Devis sous 24h · Analyse DFM Gratuite.
