Advanced Engineering Guide
Interconnect-Herausforderungen mit Advanced-Fertigung überwinden
Ein hochdichtes, KI-getriebenes oder leistungsstarkes PCB in moderner ECAD-Software wie Altium Designer, Cadence Allegro oder Mentor Xpedition zu entwerfen, ist in der digitalen Welt relativ einfach. Die eigentliche Herausforderung beginnt, wenn dieses digitale Modell in physische Realität überführt werden soll. Als Tier-1-Hersteller für Advanced-PCBs begleiten wir unsere globalen Kunden regelmäßig an der kritischen Schnittstelle zwischen elektrischem Design-Intent und mechanischer Fertigungsphysik. Im Folgenden erläutern wir die Engineering-Richtlinien, mit denen wir sicherstellen, dass Ihre Advanced-Hardware zuverlässig skaliert.
1. Die Realität von High-Density Interconnects (HDI) und Microvias
Sobald Ingenieure von klassischen Through-Hole-Designs auf HDI wechseln, verändert sich das gesamte Fertigungsparadigma. HDI arbeitet mit Blind- und Buried-Microvias, die typischerweise durch hochfokussierte UV-/CO2-Laser statt mit mechanischen Bohrern erzeugt werden. Da ein Laser aus tieferen Lagen keine Debris effektiv abführen kann, ohne das Loch übermäßig aufzuweiten, sind Microvias strikt auf ein Aspect Ratio von ungefähr 0,8:1 bis 1:1 begrenzt.
Um tiefere Lagen zu verbinden, zum Beispiel Routing von Lage 1 zu Lage 4, müssen wir sequenzielle Laminierung einsetzen. Wir pressen den Innenkern, bohren per Laser, metallisieren mit Kupfer und ergänzen anschließend eine weitere Schicht Prepreg und Kupferfolie, bevor die Leiterplatte erneut in Hochtemperatur-Hydraulikpressen verpresst wird. Eine 3+N+3-HDIPLATINE durchläuft vier separate, extrem anspruchsvolle Laminierzyklen. Das bringt enorme Herausforderungen bei Materialschrumpfung und Lagenregistrierung mit sich. Bei APTPCB nutzen wir Echtzeit-Röntgen-Targeting und hochstabile Laminate mit niedrigem CTE, damit ein 3-mil-Laservia auch nach mehreren extremen Hitzezyklen einen 7-mil-Capture-Pad präzise trifft.
2. VIPPO und Harzfüllungsdynamik bei Fine-Pitch-BGA
Via-in-Pad Plated Over (VIPPO), in manchen Regionen auch POFV (Plated Over Filled Via) genannt, ist für High-Speed-Prozessoren, FPGAs und Fine-Pitch-BGAs zwingend erforderlich. Wenn ein Via in einem Pad ungefüllt bleibt, wird die während des SMT-Bestückungsprozesses aufgetragene Lotpaste buchstäblich durch Kapillarwirkung in das Loch gezogen. Dadurch verhungert die BGA-Lötstelle, was zu fatalen Open Circuits oder mechanisch schwachen Verbindungen führt, die unter Vibration versagen.
Unser VIPPO-Prozess nutzt spezialisierte Vakuum-Füllmaschinen, um das Via-Barrel zu 100 % mit massivem Epoxidharz zu füllen und so jegliches Ausgasen oder "Popcorning" während der intensiven Reflow-Hitze zu verhindern. Nach dem Aushärten des Epoxids planarisieren Präzisionsmaschinen die Oberfläche absolut eben, bevor die finale Kupferkappe galvanisch über das Via abgeschieden wird. Wir bieten sowohl nicht leitfähiges Epoxidharz, den Industriestandard mit ausgezeichnetem CTE-Matching, als auch leitfähige Silber-/Kupfer-Epoxide für verbesserte thermische und elektrische Übertragung.
3. Physik extremer Dickkupferschichten und Ätzkompensation
Leistungselektronik, insbesondere in den Bereichen EV-Automotive, Solarwechselrichter und Industrierobotik, verlangt Dickkupfer-PCBs mit 3 oz, 4 oz oder sogar bis zu 10 oz Kupfer pro Lage. Das grundlegende Fertigungsgesetz dabei ist der "Etch Factor". Wenn dickes Kupfer chemisch senkrecht geätzt wird, greift das Ätzmedium zwangsläufig auch seitlich an und erzeugt ein trapezförmiges Leiterbahnprofil.
Wenn Sie zwischen zwei 4-oz-Leiterbahnen einen Abstand von 5 mil vorsehen, ist das physikalisch nicht herstellbar; die Chemie kann den Zwischenraum nicht freilegen, ohne die Leiterbahnen vollständig zu unterätzen. Unsere CAM-Ingenieure wenden deshalb strenge Regeln zur "Ätzkompensation" an. Wir verbreitern Ihre Leiterbahnen strategisch in den CAD-Daten, damit die physische Endleiterbahn nach dem chemischen Unterätzen exakt der Designabsicht entspricht. Für Dickkupfer verlangen wir deutlich größere Leiterbahn-/Abstandsregeln und verwenden Prepregs mit hohem Harzanteil, etwa 106 oder 1080 Gewebe, um die tiefen Täler zwischen den dicken Kupferstrukturen vollständig zu füllen und damitlektrische Hohlräume sowie CAF-Ausfälle (Conductive Anodic Filament) zu vermeiden.
4. Signalintegrität und kontrollierte Impedanz für 112G PAM4
Advanced-Fertigung bedeutet nicht nur, Dinge klein zu machen, sondern sie elektrisch makellos zu realisieren. Bei modernen Protokollen wie PCIe Gen5, 400G Ethernet oder 112G-PAM4-SerDes-Kanälen führt bereits eine geringe Impedanzabweichung zu Reflexionen, die das Daten-Auge-Diagramm zerstören. Während Standardboards ±10 % Impedanzvariation tolerieren, verlangen fortgeschrittene High-Speed-Anwendungen eine strenge Toleranz von ±5 %.
Diese Beherrschung von ±5 % erreichen wir durch die Kombination von drei kritischen Disziplinen:
1. Materialhomogenisierung: Wir verwenden Spread-Glass-Gewebe wie 1067 oder 1035, um Fiber-Weave-Skew zu eliminieren, sowie HVLP-Kupferfolien (Hyper Very Low Profile), um Skin-Effect-Verluste bei hohen Frequenzen zu minimieren.
2. Erweiterte Simulation: Wir arbeiten mit Polar-Si9000-Feldlösern und berücksichtigen die exakte gepresste Dielektrikumsdicke nach dem Harzfluss während der Laminierung statt bloßer Datenblattwerte.
3. Empirische Verifikation: Auf dem Nutzrand jedes Produktionspanels platzieren wir TDR-Testcoupons, sodass die Impedanz physisch gemessen wird, bevor die Leiterplatten unser Werk verlassen.
5. Thermomanagement für KI-Hardware und Enterprise-Server
Da KI-Motherboards und Compute-Power-PCBs immer dichtere Arrays aus NPUs und HBM-Modulen aufnehmen, wird die Wärmeabfuhr zum begrenzenden Faktor. FR-4 ist ein thermischer Isolator. Um das zu kompensieren, setzen wir fortschrittliche Thermomanagement-Techniken ein. Über klassische Thermal-Via-Arrays hinaus bieten wir Embedded Copper Coins mit U-Coin-, T-Coin- und I-Coin-Profilen an, die direkt in das PCB eingepresst werden. Sie schaffen einen massiven metallischen Wärmeweg vom wärmeerzeugenden Die direkt zum Chassis oder zur flüssigkeitsgekühlten Cold Plate und liefern damit eine Wärmeleitfähigkeit, die Größenordnungen über der standardmäßiger metallisierter Vias liegt.
6. Best Practices für Rigid-Flex-Design
Rigid-Flex-PCBs repräsentieren den Höhepunkt elektro-mechanischer Integration. Damit Ihr Rigid-Flex-Design die vorgesehenen Biegezyklen überlebt, sollten Leiterbahnen immer senkrecht zur Biegelinie geführt werden. Vermeiden Sie Vias oder durchkontaktierte Löcher innerhalb der Flexzone oder in der Nähe der Übergangslinie zwischen starrem und flexiblem Bereich. Nutzen Sie außerdem "Teardrops" dort, wo Leiterbahnen auf Pads der Flexlagen treffen, um Spannungsrisse zu verhindern. Unser Engineering-Team führt eine gründliche mechanische Prüfung Ihrer Biegeradien und des Material-Stack-ups durch, bevor eine Flex-Schaltung in die Produktion geht.
