High-Density Interconnect (HDI)-Technologie hat die Elektronik transformiert, führt aber zu einer erheblichen Komplexität im Herstellungsprozess. Im Mittelpunkt dieser Komplexität steht die Planung von vergrabenen Blindvias, eine kritische Designphase, die bestimmt, ob eine Multilayer-Platine zuverlässig und kostengünstig hergestellt werden kann. Für Ingenieure und Beschaffungsteams bei APTPCB (APTPCB PCB Factory) ist das Verständnis der physikalischen und logischen Einschränkungen dieser Verbindungen unerlässlich, um Revisionszyklen zu reduzieren.

Dieser Leitfaden dient als umfassende Informationsquelle für die Planung von vergrabenen Blindvias, von grundlegenden Definitionen bis hin zu fortgeschrittenen Validierungsmetriken.

Wichtige Erkenntnisse

• Definition: Blindvias verbinden äußere Lagen mit inneren Lagen, ohne die Platine zu durchqueren; vergrabene Vias verbinden nur innere Lagen.
• Kritisches Maß: Das Aspektverhältnis (Tiefe zu Durchmesser) ist die primäre Einschränkung für die Zuverlässigkeit der Beschichtung.
• Kostentreiber: Sequentielle Laminierungszyklen, die für diese Vias erforderlich sind, erhöhen die Fertigungszeit und die Kosten erheblich.
• Signalintegrität: Eine ordnungsgemäße Planung reduziert Signalstubs und verbessert die Hochgeschwindigkeitsleistung im Vergleich zu Standard-Durchkontaktierungen.
• Validierung: Röntgeninspektion und Querschnittsanalyse sind unerlässlich, um die interne Registrierung zu überprüfen.
• Missverständnis: Nicht alle Hersteller können gestapelte Microvias handhaben; gestaffelte Designs sind oft sicherer für die Ausbeute.
• Tipp: Definieren Sie immer die "Start"- und "Stopp"-Lagen in Ihren Gerber-Dateien klar, um Produktionsverzögerungen zu vermeiden.

Was die Planung von Blind- und Buried-Vias wirklich bedeutet (Umfang & Grenzen)

Um die technischen Anforderungen vollständig zu verstehen, müssen wir zunächst die Grenzen dessen festlegen, was eine effektive Planung für nicht durchkontaktierte Verbindungen ausmacht.

Die Planung von Blind- und Buried-Vias ist der technische Prozess zur Definition der vertikalen Verbindungsstruktur einer Leiterplatte, um Dichte, Signalintegrität und Herstellbarkeit zu optimieren. Im Gegensatz zu Standard-Durchkontaktierungen, die nach der endgültigen Laminierung gebohrt werden, erfordern Blind- und Buried-Vias das Bohren und Plattieren in bestimmten Zwischenstadien des Leiterplattenlagenaufbaus.

• Blind-Vias: beginnen auf einer äußeren Lage (Ober- oder Unterseite) und enden auf einer inneren Lage. Sie sind nur von einer Seite der Platine sichtbar.
• Buried-Vias: verbinden zwei oder mehr innere Lagen und erreichen die äußeren Oberflächen nicht. Sie sind auf der fertigen Platine vollständig unsichtbar. Eine effektive Planung beinhaltet die Zuordnung dieser Verbindungen zu den Laminierungszyklen. Zum Beispiel impliziert ein 1+N+1-Lagenaufbau eine Schicht Mikro-Vias (blind) auf jeder Seite eines zentralen Kerns. Wenn der Kern vergrabene Vias enthält, muss die Planung das Füllen und die Planarisierung dieser vergrabenen Vias berücksichtigen, bevor die äußeren Schichten gepresst werden. Dieser Prozess wirkt sich direkt auf die mechanische Stabilität und die elektrische Leistung der fertigen Einheit aus.

Wichtige Planungsmetriken für vergrabene Blind-Vias (Qualitätsbewertung)

Sobald der Umfang der Verbindungen definiert ist, müssen Ingenieure spezifische Metriken bewerten, um sicherzustellen, dass das Design robust genug für die Massenproduktion ist.

Die folgende Tabelle zeigt die kritischen Parameter auf, die APTPCB während der Engineering Query (EQ)-Phase bewertet.

Metrik	Warum es wichtig ist	Typischer Bereich / Faktoren	Wie zu messen
Aspektverhältnis	Bestimmt die Fähigkeit der Beschichtungschemie, in das Loch zu fließen. Hohe Verhältnisse führen zu Hohlräumen.	Blind: 0.75:1 bis 1:1 Vergraben: 8:1 bis 10:1	Querschnittsanalyse (Mikroschliff).
Registriergenauigkeit	Fehlausrichtung führt zu Ausbrüchen, bei denen der Bohrer das Dielektrikum anstelle des Pads trifft.	+/- 3 mil (mechanisch) +/- 0.5 mil (Laser)	Röntgeninspektion oder AOI auf Innenlagen.
Beschichtungsdicke	Gewährleistet elektrische Kontinuität und widersteht Wärmeausdehnung (Z-Achse).	Klasse 2: >20µm Ø Klasse 3: >25µm Ø	CMI (Kupferdickenmessgerät) oder Querschnitt.
Dielektrikumsdicke	Beeinflusst das Aspektverhältnis und die Impedanzkontrolle.	Prepreg-abhängig (z.B. 106, 1080 Glasgewebearten).	Mikrometerprüfung an Materialien oder Querschnitt.
Ringwulst	Die verbleibende Kupferfläche um das gebohrte Loch.	Min. 4-6 mil (mechanisch) Min. 3-4 mil (Laser)	AOI (Automatische Optische Inspektion).

Auswahlhilfe nach Szenario (Kompromisse)

Kennzahlen liefern die Daten, aber der spezifische Anwendungsbereich bestimmt, welche Via-Strategie den besten Return on Investment erzielt.

Die Wahl der richtigen Via-Struktur ist ein Kompromiss zwischen Dichte, Signalleistung und Herstellungskosten.

Szenario 1: Ausbruch bei BGA mit hoher Pin-Anzahl

Herausforderung: Ein BGA mit 0,4 mm oder 0,5 mm Rastermaß lässt keinen Platz für Durchkontaktierungs-Dog-Bone-Fanouts. Auswahl: Verwenden Sie Blind-Mikrovias (lasergebohrt). Kompromiss: Höhere Kosten aufgrund der Laserbearbeitung, aber unerlässlich für die Signalverlegung aus dem BGA-Feld.

Szenario 2: Hochgeschwindigkeits-Signalintegrität (>10 Gbit/s)

Herausforderung: Durchkontaktierungen erzeugen "Stubs", die Signale reflektieren und Dämpfung verursachen. Auswahl: Verwenden Sie Blind-Vias oder einen für Backdrill vorbereiteten Lagenaufbau. Kompromiss: Blind-Vias eliminieren den Stub vollständig. Das Backdrilling entfernt den ungenutzten Teil einer Durchkontaktierung, erfordert jedoch eine präzise Tiefenkontrolle. Blind-Vias bieten eine bessere elektrische Leistung, aber eine höhere Fertigungskomplexität.

Szenario 3: Tragbare Unterhaltungselektronik (Smartphones/Wearables)

Herausforderung: Extreme Platzbeschränkungen, die Komponenten auf beiden Seiten und eine hohe Verdrahtungsdichte erfordern. Auswahl: Gestapelte Microvias (ELIC - Every Layer Interconnect). Kompromiss: Höchstmögliche Dichte. Gestapelte Microvias sind jedoch anfälliger für Zuverlässigkeitsprobleme während des thermischen Zyklus im Vergleich zu versetzten Microvias.

Szenario 4: HF- und Mikrowellenanwendungen

Herausforderung: Erfordert strenge Impedanzkontrolle und Erdungsabschirmung. Auswahl: Vergrabene Vias zur Erdung, kombiniert mit einem koplanaren Wellenleiter-Stack. Kompromiss: Vergrabene Vias ermöglichen solide Masseflächen näher am Signal, was die Abschirmung verbessert. Die Kosten steigen aufgrund des zusätzlichen Laminierungszyklus, der für den Kern erforderlich ist.

Szenario 5: Kostensensible Industriesteuerung

Herausforderung: Moderate Dichte erforderlich, aber das Budget ist knapp. Auswahl: Minimierung der Verwendung von Blind-/Buried-Vias. Wenn möglich, bei Durchkontaktierungen bleiben. Kompromiss: Wenn die Dichte es erzwingt, eine einfache 1-N-1-Struktur verwenden (einzelne Laminierung plus ein Aufbau). Komplexe 2-N-2- oder 3-N-3-Strukturen vermeiden, um hohe Ausbeuten und niedrige Kosten zu gewährleisten.

Szenario 6: Hochzuverlässige Automobilanwendungen

Herausforderung: Die Platine muss starken Vibrationen und Temperaturschocks standhalten. Auswahl: Versetzt angeordnete Blind-Vias anstelle von gestapelten. Kompromiss: Gestaffelte Vias verteilen die Spannung besser als gestapelte Vias. Obwohl sie etwas mehr XY-Platz beanspruchen, ist der Zugewinn an Zuverlässigkeit für sicherheitskritische Systeme unerlässlich.

Checkpunkte für die Implementierung der Planung von Blind- und Buried-Vias (vom Design bis zur Fertigung)

Nachdem Sie die richtige Strategie für Ihr Szenario ausgewählt haben, verlagert sich der Fokus auf die taktische Ausführung der Designdaten.

Verwenden Sie diese Checkliste, um sicherzustellen, dass Ihre Planung von Blind- und Buried-Vias korrekt von der CAD-Software in die Fertigung bei APTPCB übertragen wird.

1. Lagenaufbau-Definition: Definieren Sie explizit den Materialtyp (Kern vs. Prepreg) und die Dicke für jede Lage. Stellen Sie sicher, dass die Dielektrikumsdicke das angestrebte Aspektverhältnis unterstützt.
2. Trennung der Bohrdateien: Erstellen Sie separate NC-Bohrdateien für jede Via-Spannweite (z.B. L1-L2, L2-L3, L1-L4). Führen Sie diese niemals in einer einzigen Datei zusammen.
3. Namenskonvention: Verwenden Sie eine klare Dateibenennung (z.B. Drill_L1-L2_Blind.drl), um CAM-Engineering-Fehler zu vermeiden.
4. Validierung des Aspektverhältnisses: Führen Sie eine DFM-Prüfung durch, um sicherzustellen, dass kein Blind-Via die Herstellerkapazität überschreitet (typischerweise 0,8:1 oder 1:1 für die Serienproduktion).
5. Pad-Definition: Stellen Sie sicher, dass Vias auf der Start- und Stopplage ein Pad haben. Verlassen Sie sich nicht auf "padlose" Via-Definitionen.
6. Harzfüllung: Wenn Sie Via-in-Pad verwenden, geben Sie IPC-4761 Typ VII (gefüllt und verschlossen) an, um eine ebene Oberfläche für das Bauteillöten zu gewährleisten.
7. Impedanzanpassung: Berechnen Sie die Impedanz für Leiterbahnen, die verschiedene Lagen durchqueren, neu, da sich die Referenzebenen ändern werden.
8. Laminierungszyklen: Überprüfen Sie, ob die Anzahl der Laminierungszyklen zur Via-Struktur passt. (z.B. Vergrabene Vias im Kern = 1 Zyklus; Hinzufügen von Blindlagen = 2+ Zyklen).
9. Mindestbohrgröße: Bestätigen Sie, dass die Bohrgröße zur Technologie passt (Mechanische Bohrer gehen selten zuverlässig unter 0,15 mm; Laser wird für kleinere benötigt).
10. Materialstabilität: Wählen Sie bei mehreren Laminierungszyklen Materialien mit hohem Tg, um Delamination während des sequenziellen Pressens zu verhindern.

Häufige Fehler bei der Planung von Blind- und Buried-Vias (und der richtige Ansatz)

Selbst mit einem soliden Plan und einer Checkliste stören spezifische Designfehler häufig den Herstellungsprozess.

Die Vermeidung dieser häufigen Fallstricke spart Tage an technischen Fragen und potenziellem Ausschuss.

• Fehler 1: Unausgewogene Lagenaufbauten. Entwerfen eines Lagenaufbaus mit Blind-Vias auf der Oberseite, aber keinen auf der Unterseite (oder ungleichmäßiger Kupferverteilung).
  • Korrektur: Sorgen Sie für Symmetrie im Lagenaufbau, um Verzug (Wölbung und Verdrehung) während der Hochtemperatur-Laminierungszyklen zu verhindern.
• Fehler 2: Missachtung des Aspektverhältnisses. Entwerfen eines 0,1 mm Blind-Vias, das 0,2 mm Dielektrikum durchdringen muss (Verhältnis 2:1).
  • Korrektur: Halten Sie das Dielektrikum dünn genug oder das Loch groß genug, um ein Verhältnis von 0,8:1 oder 1:1 für Blind-Vias beizubehalten.
• Fehler 3: Mehrdeutige Bohrbereiche. Senden einer Bohrdatei, die nicht angibt, welche Lagen sie verbindet.
  • Korrektur: Fügen Sie eine Bohrtabelle in die Fertigungszeichnung ein, die jeden Werkzeugcode explizit einem bestimmten Lagenbereich zuordnet.
• Fehler 4: Vias zu nah an SMD-Pads platzieren. Ohne die Via-in-Pad-Technologie führt das Platzieren offener Vias in der Nähe von Pads zu Lotdochtwirkung.
  • Korrektur: Verwenden Sie Lötstopplackstege oder spezifizieren Sie gefüllte und verschlossene Vias (Via-in-Pad), wenn die Dichte eine enge Platzierung erfordert.
• Fehler 5: Thermische Belastung übersehen. Mehrere Microvias (z.B. L1-L2, L2-L3, L3-L4) direkt übereinander stapeln.
  • Korrektur: Verwenden Sie, wo möglich, einen gestaffelten Ansatz ("Treppe"), um das Risiko von Z-Achsen-Wärmespannungsfehlern zu reduzieren.
• Fehler 6: Annahme von Standardtoleranzen. Anwenden von Standard-Durchkontaktierungstoleranzen auf HDI-Leiterplattenfähigkeiten.
  • Korrektur: HDI erfordert engere Registrierungs- und Ringringkontrollen. Konsultieren Sie frühzeitig die Fähigkeitsmatrix des Herstellers.

FAQ zur Planung von Blind- und Buried-Vias (Kosten, Lieferzeit, Materialien, Tests, Abnahmekriterien)

Um verbleibende Unsicherheiten zu beseitigen, finden Sie hier Antworten auf die häufigsten Fragen zur fortgeschrittenen Via-Planung.

F: Wie wirkt sich die Planung von Blind- und Buried-Vias auf die Gesamtkosten der Leiterplatte aus? A: Dies erhöht die Kosten erheblich – oft 30 % bis 50 % höher als bei Standardplatinen. Die Hauptursachen sind die zusätzlichen Laminierungszyklen, die Laserbohrmaschinenzeit und die zusätzlichen Beschichtungsprozesse, die für jedes Lagenpaar erforderlich sind.

Q: Welche typischen Auswirkungen auf die Lieferzeit gibt es für Platinen mit Sackloch-/vergrabenen Vias? A: Rechnen Sie mit zusätzlichen 2–4 Tagen, die zur Standardlieferzeit für jeden sequenziellen Laminierungszyklus hinzukommen. Eine Standard-1+N+1-HDI-Platine dauert länger als eine Durchkontaktierungsplatine, da der Innenkern gefertigt, gebohrt und beschichtet werden muss, bevor die äußeren Lagen hinzugefügt werden.

Q: Welche Materialien eignen sich am besten für die Planung von Sackloch-/vergrabenen Vias? A: Hoch-Tg (Glasübergangstemperatur) FR4-Materialien werden empfohlen, um mehreren thermischen Presszyklen standzuhalten. Für Hochgeschwindigkeitsanwendungen werden verlustarme Materialien wie Megtron 6 oder Rogers verwendet, aber sie erfordern möglicherweise spezifische Laserbohrparameter.

Q: Welche Testmethoden werden verwendet, um die Konnektivität von Sacklöchern zu überprüfen? A: Elektrische Tests (Flying Probe) prüfen auf offene/kurze Schaltkreise. Die Zuverlässigkeit wird jedoch mittels Interconnect Stress Testing (IST) oder durch die Erstellung von Mikroschnitten (Querschnitten) überprüft, um die Beschichtungsqualität und die Integrität der Schnittstelle visuell zu überprüfen.

Q: Was sind die Abnahmekriterien für Sacklöcher gemäß IPC-Standards? A: Gemäß IPC-6012 (Klasse 2 oder 3) umfassen die Kriterien eine minimale Beschichtungsdicke (üblicherweise durchschnittlich 20-25µm), Anforderungen an die Umhüllungsbeschichtung (für gefüllte Vias) und Begrenzungen für Hohlräume. Die "Dimple"-Tiefe für gefüllte Vias ist ebenfalls streng reguliert, um die Planarität der Komponenten zu gewährleisten.

F: Kann ich mechanische Bohrer für Sacklöcher verwenden? A: Ja, "kontrolliertes Tiefenbohren" ist für größere Sacklöcher möglich. Es ist jedoch weniger präzise als das Laserbohren und erfordert eine größere Toleranz für die Stoppschicht, um ein Durchbohren zur nächsten Schicht zu verhindern.

F: Was ist der Unterschied zwischen einem Microvia und einem Standard-Sackloch? A: Ein Microvia ist laut IPC als ein Via mit einem Durchmesser von ungefähr 0,15 mm (6 mil) oder weniger und einem Aspektverhältnis von 1:1 definiert, das typischerweise durch Laser erzeugt wird. Ein Standard-Sackloch kann größer sein und mechanisch gebohrt werden.

F: Wie spezifiziere ich einen für Backdrilling vorbereiteten Lagenaufbau in meiner Planung? A: Sie müssen die Hochgeschwindigkeitsnetze identifizieren, die ein Backdrilling erfordern, und die "darf nicht geschnitten werden"-Schicht berechnen. Der Hersteller bohrt das Durchgangsloch, beschichtet es und verwendet dann einen etwas größeren Bohrer, um den Kupferzylinder von der ungenutzten Seite zu entfernen, wobei eine spezifische Stummel-Länge (normalerweise <10 mil) verbleibt.

Ressourcen für die Planung von vergrabenen Sacklöchern (verwandte Seiten und Tools)

• HDI PCB-Fähigkeiten: Detaillierte Spezifikationen zu Laserbohren und Microvia-Grenzwerten.
• PCB Lagenaufbau-Design: Wie man Lagen für die sequentielle Laminierung anordnet.
• DFM-Richtlinien: Designregeln, um sicherzustellen, dass Ihre Via-Strukturen herstellbar sind.

Glossar zur Planung von Blind- und Buried-Vias (Schlüsselbegriffe)

Technische Diskussionen erfordern eine präzise Terminologie, um Herstellungsfehler zu vermeiden.

Begriff	Definition
Blind-Via	Ein leitfähiges Loch, das eine äußere Lage mit einer oder mehreren inneren Lagen verbindet und nicht durch die gesamte Platine geht.
Buried-Via	Ein leitfähiges Loch, das nur innere Lagen verbindet und von außen unsichtbar ist.
Aspektverhältnis	Das Verhältnis der Lochtiefe zum Lochdurchmesser. Entscheidend für die Beschichtung.
Sequentielle Laminierung	Der Prozess der Laminierung der Platine in mehreren Stufen, um interne Verbindungen zu schaffen.
Microvia	Ein kleines Via (typischerweise <0,15 mm), das normalerweise durch Laserablation gebildet wird.
Fangpad	Das Pad auf der Lage, wo der Bohrer ansetzt.
Zielpad	Das Pad auf der Lage, wo der Bohrer stoppt.
Entschmieren	Chemischer Prozess zur Entfernung von Harzverschmierung von der Lochwand vor der Beschichtung.
Chemisch Kupfer	Die anfängliche dünne Kupferschicht, die chemisch abgeschieden wird, um das Loch leitfähig zu machen.
Via-in-Pad	Platzierung eines Vias direkt unter einem Bauteil-Lötpad, erfordert Füllung und Abdeckung.
Ringwulst	Der Kupferring um das plattierte Loch.
Röntgeninspektion	Zerstörungsfreie Prüfung zur Betrachtung der internen Ausrichtung von vergrabenen Vias.

Fazit: Planung von verdeckten und vergrabenen Vias – nächste Schritte

Die Beherrschung der Terminologie und Metriken vervollständigt den theoretischen Rahmen, aber eine erfolgreiche Ausführung hängt von einer klaren Kommunikation mit Ihrem Fertigungspartner ab. Die Planung von verdeckten und vergrabenen Vias besteht nicht nur darin, Löcher in CAD zu platzieren; es geht darum, eine 3D-Struktur zu entwerfen, die Schicht für Schicht aufgebaut werden kann.

Ganz gleich, ob Sie einen komplexen Koplanarwellenleiter-Stapel für HF-Anwendungen oder ein hochdichtes Verbrauchergerät entwerfen, der Schlüssel zum Erfolg ist eine frühzeitige Einbindung.

Bereit für die Produktion? Wenn Sie Ihre Daten zur Angebotserstellung oder DFM-Überprüfung bei APTPCB einreichen, stellen Sie bitte sicher, dass Sie Folgendes bereitstellen:

1. Gerber-Dateien (RS-274X) mit separaten Bohrerdateien für jede Via-Spanne.
2. Lagenaufbau-Diagramm, das die Lagenreihenfolge, Materialtypen und Definitionen für verdeckte/vergrabene Vias angibt.
3. Fertigungszeichnung, die die IPC-Klasse (2 oder 3) und die Anforderungen an die Via-Füllung (z. B. IPC-4761 Typ VII) spezifiziert.
4. Netzliste (IPC-356) zur Überprüfung der Konnektivitätslogik anhand der grafischen Daten.

Durch die Bereitstellung vollständiger Daten stellen Sie sicher, dass Ihre Planung von verdeckten und vergrabenen Vias zu einer zuverlässigen, hochleistungsfähigen Leiterplatte führt.

Related links

• Leiterplattenlagenaufbaus
• HDI-Leiterplattenfähigkeiten
• DFM-Richtlinien