Co-Packaged-Optics-(CPO)-Baseboards: Qualitätsrisiken, DFM-Checks und Validierung

Wichtige Erkenntnisse

Definition: Die Qualität von Co-packaged Optics-Basisplatinen bezieht sich auf die Signalintegrität, thermische Stabilität und mechanische Ebenheit des Leiterplattensubstrats, das sowohl den ASIC als auch das optische Modul beherbergt.
Kritische Metriken: Die Einfügedämpfung bei hohen Frequenzen (112G/224G PAM4) und die Kontrolle der Verformung (Warpage) sind die beiden wichtigsten Qualitätsindikatoren.
Materialauswahl: Standard-FR-4 ist unzureichend; Materialien mit extrem geringer Dämpfung (wie Megtron 8 oder Rogers) sind für CPO-Anwendungen zwingend erforderlich.
Wärmemanagement: Die Qualität wird oft durch die Fähigkeit der Platine bestimmt, Wärme vom ASIC abzuleiten, ohne die temperaturempfindlichen optischen Komponenten zu beeinträchtigen.
Fertigungspräzision: Die Lagenregistrierung und die Genauigkeit der Rückbohrtiefe müssen strenger sein als die Standardanforderungen der IPC Klasse 3.
Validierung: Tests müssen über die standardmäßige elektrische Durchgangsprüfung hinausgehen und TDR- (Time Domain Reflectometry) und VNA- (Vector Network Analysis) Messungen umfassen.
Auswirkungen auf die Montage: Die Ebenheit der Basisplatine bestimmt direkt die Ausbeute des Co-packaged Optics-Basisplatinenmontage-Prozesses.

Was die Qualität von Co-packaged Optics-Basisplatinen wirklich bedeutet (Umfang & Grenzen)

Um die spezifischen Anforderungen dieser Technologie zu verstehen, müssen wir zunächst den Umfang der Qualität von Co-packaged Optics Baseboards definieren. Im Gegensatz zu herkömmlichen steckbaren Optiken, bei denen sich der Transceiver an der Frontplatte befindet, verlagert Co-packaged Optics (CPO) die optische Engine auf dasselbe Substrat wie den Switch-ASIC. Diese Verschiebung verändert die Rolle des Baseboards (PCB) grundlegend.

Das Baseboard ist nicht länger nur ein Träger für Strom und niederfrequente Signale. Es wird zu einem integralen Bestandteil der optischen Hochgeschwindigkeitsverbindung. Qualität in diesem Kontext wird durch die Fähigkeit der Platine definiert, extreme Datenraten (oft 51,2 Tbps oder höher pro Chip) zu unterstützen, während die mechanische Steifigkeit unter erheblicher thermischer Belastung erhalten bleibt.

Bei APTPCB (APTPCB PCB Factory) definieren wir die CPO-Baseboard-Qualität durch drei primäre Aspekte:

Signalintegrität: Die Fähigkeit, Hochfrequenzsignale über kurze Distanzen mit minimaler Dämpfung zu übertragen.
Thermische Zuverlässigkeit: Die Fähigkeit, den Wärmestrom eines Hochleistungs-ASICs zu bewältigen und gleichzeitig die Optik kühl zu halten.
Mechanische Stabilität: Der Widerstand gegen Verzug während des Reflow-Lötens, was für die präzise Ausrichtung von Glasfasern und Interposern entscheidend ist.

Wenn ein Hersteller keine strenge Impedanzkontrolle und Ebenheit garantieren kann, wird das Co-packaged optics baseboard versagen, unabhängig von der Qualität der darauf montierten Chips.

Wichtige Metriken (wie man Qualität bewertet)

Aufbauend auf der Definition des Umfangs müssen wir die Qualität anhand spezifischer, messbarer Datenpunkte quantifizieren. Die folgende Tabelle skizziert die kritischen Metriken zur Bewertung der Qualität von Co-packaged Optics Baseboards.

Metrik	Warum es wichtig ist	Typischer Bereich oder Einflussfaktoren	Wie zu messen
Einfügedämpfung (IL)	Hohe Verluste verschlechtern das Signal, bevor es den optischen Motor erreicht, was zu Bitfehlern führt.	< 0.8 dB/Zoll @ 56 GHz (materialabhängig).	Vektor-Netzwerkanalysator (VNA).
Differenzielle Impedanz	Fehlanpassungen verursachen Signalreflexionen (Rückflussdämpfung), wodurch die effektive Bandbreite reduziert wird.	85Ω oder 100Ω ± 5% (enger als der Standard ±10%).	TDR (Zeitbereichsreflektometrie).
Leiterplattenverzug (Biegung/Verdrehung)	Übermäßiger Verzug verhindert das korrekte Einsetzen des großen ASIC und der optischen Motoren während der Montage.	< 0.5% (oft < 0.1% für CPO-Interposer).	Schatten-Moiré-Interferometrie.
WAK (Z-Achse)	Hohe Ausdehnung führt zum Bruch von durchkontaktierten Löchern (PTH) und Microvias während des Thermozyklus.	< 40 ppm/°C (unter Tg); Materialwahl ist entscheidend.	TMA (Thermomechanische Analyse).
Registriergenauigkeit	Fehlausrichtung der Schichten zerstört den Signalpfad in hochdichten Verbindungen (HDI).	± 25µm oder besser für fortgeschrittene Aufbauten.	Röntgeninspektion.
Oberflächenrauheit	Raues Kupfer erzeugt "Skin-Effekt"-Verluste bei hohen Frequenzen (100G+).	< 2µm (Rz); HVLP- oder VLP-Kupferfolie verwenden.	Profilometer / REM.
Wärmeleitfähigkeit	Wärme muss effizient vom ASIC abgeführt werden, um optische Degradation zu verhindern.	> 0,6 W/mK (Dielektrikum); Kupferbalance ist entscheidend.	Laser-Flash-Methode.
Glasübergang (Tg)	Bestimmt die Temperatur, bei der die Platine mechanisch instabil wird.	> 180°C (Hohe Tg für bleifreie Bestückung erforderlich).	DSC (Differential Scanning Kalorimetrie).

Auswahlhilfe nach Szenario (Kompromisse)

Sobald Sie die Metriken verstanden haben, ist der nächste Schritt die Auswahl der richtigen Materialien und Lagenaufbauten für Ihre spezifische Anwendung. Es gibt keine "Einheitslösung" für die Qualität von Co-packaged Optics Basisplatinen. Verschiedene Szenarien erfordern die Priorisierung unterschiedlicher Attribute.

Szenario 1: Der Ultra-Hochgeschwindigkeits-Core (224G SerDes)

Priorität: Signalintegrität.
Kompromiss: Kosten sind zweitrangig.
Anleitung: Sie müssen die Materialien mit den geringsten Verlusten verwenden, die verfügbar sind. Standard-Hochgeschwindigkeitslaminate reichen möglicherweise nicht aus. Suchen Sie nach Materialien mit einem Dissipationsfaktor (Df) von 0,002 oder niedriger.
Empfohlenes Material: Panasonic Megtron 8 oder ähnliche fortschrittliche Laminate.
Design-Fokus: Kürzestmögliche Leiterbahnlängen und Backdrilling sind zwingend erforderlich.

Szenario 2: Der Hochdichte-Rechenzentrum-Switch

Priorität: Routingdichte und Lagenanzahl.
Kompromiss: Die Fertigungskomplexität steigt.
Anleitung: Diese Platinen überschreiten oft 40 Lagen. Die Herausforderung ist die Registrierung. Sie benötigen einen Hersteller, der fortschrittliche HDI (High Density Interconnect) mit mehreren Laminierungszyklen beherrscht.
Design-Fokus: Verwenden Sie Any-Layer HDI oder gestapelte Microvias, um Signale aus dem dichten ASIC BGA herauszuführen.

Szenario 3: Der kostensensible Unternehmens-Edge

Priorität: Gleichgewicht zwischen Leistung und Preis.
Kompromiss: Eine etwas höhere Einfügedämpfung ist für kürzere Leiterbahnen akzeptabel.
Anleitung: Sie könnten einen Hybrid-Stackup verwenden. Nutzen Sie teures Material mit geringer Dämpfung für die Hochgeschwindigkeitssignalschichten und Standard-FR-4 für die Strom-/Masseschichten, um die gesamten BOM-Kosten zu senken.
Design-Fokus: Sorgfältige Stackup-Planung, um Verzug aufgrund gemischter Materialien (CTE-Fehlanpassung) zu verhindern.

Szenario 4: Die Umgebung mit hoher thermischer Last

Priorität: Wärmeableitung.
Kompromiss: Der Signalrouting-Platz wird durch thermische Vias reduziert.
Anleitung: Die Grundplatine muss als Wärmeverteiler fungieren. Hohe Kupfergewichte (2oz oder mehr) auf Innenschichten helfen, erschweren aber das Ätzen feiner Leiterbahnen.
Design-Fokus: Integrieren Sie Coin-Embedding oder umfangreiche Thermal-Via-Felder unter dem ASIC.

Szenario 5: Das kompakte optische Modul

Priorität: Miniaturisierung.
Kompromiss: Die Reparierbarkeit ist nahezu null.
Anleitung: Erfordert extrem feine Leiterbahnen und Abstände (30µm/30µm). Dies stößt an die Grenzen der subtraktiven Leiterplattenfertigung und kann mSAP (Modified Semi-Additive Process) erfordern.
Designfokus: Strenge Regeln für das Co-packaged optics baseboard design bezüglich Ringringe und Padgrößen.

Szenario 6: Prototypen- und F&E-Validierung

Priorität: Fertigungsgeschwindigkeit.
Kompromiss: Materialverfügbarkeit kann den Aufbau bestimmen.
Anleitung: Verwenden Sie Materialien, die auf Lager sind. Auch wenn sie möglicherweise nicht perfekt den endgültigen Produktionsspezifikationen entsprechen, ermöglichen sie funktionale Logiktests.
Designfokus: Entwerfen Sie mit größeren Margen, um bei Bedarf Materialsubstitutionen zu ermöglichen.

Vom Design zur Fertigung (Implementierungs-Checkpoints)

Die Auswahl des Szenarios legt die Strategie fest, aber strenge Kontrollpunkte während des Herstellungsprozesses gewährleisten die endgültige Qualität der Co-packaged optics baseboard. Dieser Abschnitt beschreibt den Weg von der digitalen Datei zur physischen Platine.

1. Stackup-Verifizierung

Empfehlung: Validieren Sie Impedanzberechnungen mit einem Feldsolver, bevor Sie mit der Fertigung beginnen.
Risiko: Falsche Dielektrikumsdicke führt zu Impedanzfehlanpassung.
Akzeptanz: Die Ergebnisse des Impedanzrechners stimmen innerhalb von ±5% mit der Fertigungszeichnung überein.

2. Materialvorbereitung

Empfehlung: Materialien vor dem Laminieren backen, um Feuchtigkeit zu entfernen.
Risiko: Delamination oder „Measling“ (Fleckenbildung) während des Hochtemperatur-Reflows.
Akzeptanz: Feuchtigkeitsgehaltsprüfungen und Einhaltung der Lagerungsrichtlinien des Herstellers.

3. Innenlagen-Belichtung

Empfehlung: Laser Direct Imaging (LDI) für Leiterbahnbreiten unter 3 mil verwenden.
Risiko: Traditionelle Filmbelichtung kann die für CPO-Routing erforderlichen feinen Linien nicht auflösen.
Akzeptanz: Automatische Optische Inspektion (AOI), die keine Unterbrechungen, Kurzschlüsse oder „Dish-Down“-Defekte zeigt.

4. Laminierung und Registrierung

Empfehlung: Röntgenausrichtungssysteme für Leiterplatten mit hoher Lagenzahl (20+ Lagen) verwenden.
Risiko: Lagen-zu-Lagen-Fehlausrichtung führt zu Bohrerausbrüchen und Unterbrechung von Verbindungen.
Akzeptanz: Röntgen-Bohr-Coupons, die eine Registrierung innerhalb der Toleranz zeigen (typischerweise < 2 mil).

5. Bohren und Rückbohren

Empfehlung: Alle Hochgeschwindigkeits-Vias rückbohren, um Stubs zu entfernen.
Risiko: Via-Stubs wirken als Antennen und verursachen starke Signalresonanz und -verlust.
Akzeptanz: Querschnittsanalyse, die bestätigt, dass die Stub-Länge weniger als 6-8 mil beträgt (oder wie spezifiziert).

6. Plattierung (Via-Füllung)

Empfehlung: VIPPO (Via-in-Pad Plated Over) für BGA-Bereiche verwenden.
Risiko: Vertiefungen in den Pads verursachen Hohlräume in den Lötstellen des ASIC.
Akzeptanz: IPC Klasse 3 Anforderungen an die Plattierungsdicke (typischerweise durchschnittlich 25µm).

7. Oberflächenveredelung

Empfehlung: ENEPIG oder Immersion Silver werden für Hochfrequenzanwendungen bevorzugt.
Risiko: ENIG kann manchmal zu „Black Pad“ oder höherer Einfügedämpfung aufgrund der Nickeldicke führen.
Akzeptanz: XRF-Messung der Gold-/Palladium-/Nickeldicke.

8. Elektrische Prüfung

Empfehlung: Führen Sie 4-Draht-Kelvin-Tests für kritische Netze durch.
Risiko: Standard-Flying-Probe-Tests könnten latente Defekte mit hohem Widerstand übersehen.
Akzeptanz: 100 % Bestehen beim Netzlistenvergleich.

9. Verzugsmessung

Empfehlung: Messen Sie die Ebenheit bei Raumtemperatur und Reflow-Temperatur.
Risiko: Die Platine verzieht sich während der Montage, was zu offenen Lötstellen am großen ASIC-Gehäuse führt.
Akzeptanz: Der Verzug erfüllt die spezifischen Kriterien der Co-packaged optics baseboard checklist (normalerweise < 0,1 % für den ASIC-Bereich).

10. Abschließende Sichtprüfung

Empfehlung: Unter hoher Vergrößerung auf Lötstopplacküberlappung auf den Pads prüfen.
Risiko: Lötstopplack auf den Pads verhindert ordnungsgemäßes Löten.
Akzeptanz: Einhaltung der IPC-A-600 Klasse 3 Standards.

Häufige Fehler (und der richtige Ansatz)

Auch mit einem soliden Plan können Fehler auftreten. Hier sind häufige Fallstricke bei den Co-packaged optics baseboard best practices und wie man sie vermeidet.

Fehler 1: Ignorieren des Fasergeflecht-Effekts

Der Fehler: Verwendung von Standard-Glasgewebearten (wie 106 oder 7628) für Hochgeschwindigkeits-Differenzpaare.
Die Konsequenz: Ein Leiter des Differenzpaares verläuft über Glas, der andere über Harz, was zu Skew und Signalverschlechterung führt.
Die Lösung: „Spread Glass“ angeben oder das Design mechanisch um 10 Grad relativ zur Gewebestruktur der Platte drehen.

Fehler 2: Unterschätzung des Kupfergleichgewichts

Der Fehler: Schichten mit ungleichmäßiger Kupferverteilung entwerfen (z. B. große Kupferflächen auf einer Seite, spärliche Leiterbahnen auf der anderen).
Die Konsequenz: Starke Verformung während der Laminierung und des Reflows, wodurch die Platine für die CPO-Montage unbrauchbar wird.
Die Lösung: „Thieving“ (Dummy-Kupfer) verwenden, um die Kupferdichte über alle Schichten und die x/y-Achse auszugleichen.

Fehler 3: Vernachlässigung thermischer Vias im Pad-Design

Der Fehler: Thermische Vias zu weit von der Wärmequelle entfernt platzieren oder sie unsachgemäß abdecken.
Die Konsequenz: Der ASIC überhitzt, drosselt die Leistung oder beschädigt die nahegelegene Optik.
Die Lösung: Eine dichte Anordnung von gefüllten und verschlossenen Vias direkt unter den thermischen Pads der Komponenten implementieren.

Fehler 4: Übermäßige Abhängigkeit von Dk/Df-Werten aus Datenblättern

Der Fehler: Die „Marketing“-Dk/Df-Werte aus einem Datenblatt für die Simulation verwenden.
Die Konsequenz: Simulationsergebnisse stimmen nicht mit der realen Leistung überein, da Dk/Df mit Frequenz und Harzgehalt variiert.
Die Lösung: Die spezifischen Dk/Df-Tabellen für die exakte Frequenz (z. B. 50 GHz) und den Harzgehalt des verwendeten Prepregs anfordern.

Fehler 5: Schlechte Kontrolle der Backdrill-Tiefe

Der Fehler: Eine Backdrill-Tiefe angeben, die zu nah an der funktionalen internen Schicht liegt.
The Consequence: Der Bohrer schneidet in die aktive Leiterbahn und zerstört die Platine.
The Fix: Einen Sicherheitsabstand (typischerweise 8-10 mil) zwischen der Zieltiefe und der funktionalen Schicht einhalten und einen Hersteller mit hochpräziser Tiefenkontrolle wählen.

Mistake 6: Unzureichende Sauberkeit

The Error: Ionische Verunreinigungen auf der Platinenoberfläche zulassen.
The Consequence: Elektrochemische Migration (Dendritenwachstum) unter den engen Abständen der CPO-Komponenten, was zu Kurzschlüssen führt.
The Fix: Strenge ionische Sauberkeitstests (Rose-Test oder Ionenchromatographie) über die Standardanforderungen hinaus spezifizieren.

FAQ

Im Anschluss an die häufigsten Fehler finden Sie hier Antworten auf die am häufigsten gestellten Fragen zur Qualität von Co-packaged Optics Baseboards.

Q1: Was ist der Hauptunterschied zwischen einer Standard-Linecard und einem CPO-Baseboard? Eine Standard-Linecard leitet Signale zur Frontplatte (steckbare Module). Ein CPO-Baseboard leitet Signale zu einem optischen Engine, das direkt neben dem ASIC montiert ist, was eine viel höhere Dichte und strengere Signalintegritätskontrollen erfordert.

Q2: Warum ist die Oberflächenebenheit für CPO so entscheidend? CPO-Baugruppen verwenden oft große Interposer oder direkte Befestigungsmethoden. Wenn das Baseboard nicht eben ist, stellen die Tausenden von Verbindungspunkten (Bumps) während des Reflows nicht gleichzeitig Kontakt her, was zu offenen Stromkreisen führt.

Q3: Kann ich FR-4 für Co-packaged Optics Baseboards verwenden? Im Allgemeinen nein. Standard-FR-4 weist bei den in CPO verwendeten Geschwindigkeiten von 112G oder 224G einen zu hohen Signalverlust auf. Sie benötigen verlustarme oder ultra-verlustarme Materialien.

Q4: Wie handhabt APTPCB die Anforderungen an das Backdrilling für CPO? Wir verwenden Tiefenbohrmaschinen mit elektrischer Sensorik, um sicherzustellen, dass der Stummel entfernt wird, ohne die interne Verbindung zu beschädigen.

Q5: Wie viele Lagen haben diese Platinen typischerweise? Sie reichen typischerweise von 20 bis über 40 Lagen, abhängig von der Switch-Kapazität und der Routing-Dichte.

Q6: Wie testen Sie die Signalintegrität während der Fertigung? Wir verwenden TDR (Time Domain Reflectometry) an Testcoupons, die auf dem Produktionspanel enthalten sind, um die Impedanz zu überprüfen. Für den Einfügungsverlust können spezifische Teststrukturen gemessen werden.

Q7: Beeinflusst die Wahl der Oberflächenveredelung die Signalqualität? Ja. Nickel in ENIG kann bei sehr hohen Frequenzen Verluste verursachen. Tauchsilber oder ENEPIG werden oft wegen ihrer besseren Skin-Effekt-Leistung bevorzugt.

Q8: Welche Informationen werden für eine DFM-Überprüfung eines CPO-Basisboards benötigt? Wir benötigen die Gerber-Dateien, Bohrer-Dateien, IPC-Netzliste, Stackup-Anforderungen, Materialspezifikationen und alle speziellen Einschränkungen bezüglich Verzug oder Backdrilling.

Q9: Wie beeinflusst die Glasgewebe-Schiefe (Skew) die CPO-Leistung? Bei hohen Geschwindigkeiten führt der Unterschied in der Dielektrizitätskonstante zwischen Glas und Harz zu Zeitversätzen (Skew) in differentiellen Paaren. Die Verwendung von Spread Glass hilft, dies zu mindern.

Q10: Wie lange ist die Lieferzeit für die Herstellung eines CPO-Basisboards? Aufgrund der Komplexität (Laminierungszyklen, Backdrilling, Tests) sind die Lieferzeiten länger als bei Standardplatinen, typischerweise 3-5 Wochen, abhängig von der Materialverfügbarkeit.

Glossar (Schlüsselbegriffe)

Das Verständnis der Terminologie ist unerlässlich, um die Qualität von Co-packaged Optics Baseboards zu spezifizieren.

Begriff	Definition
ASIC	Application-Specific Integrated Circuit; der Hauptschalterchip auf der Baseboard.
Backdrilling	Der Prozess des Ausbohrens des ungenutzten Teils eines durchkontaktierten Lochs (Stumpf), um die Signalintegrität zu verbessern.
CPO	Co-packaged Optics; Integration von Optik und Silizium im selben Gehäuse oder auf demselben Substrat.
CTE	Coefficient of Thermal Expansion (Wärmeausdehnungskoeffizient); wie stark sich ein Material beim Erhitzen ausdehnt. Ungleichmäßigkeiten verursachen Zuverlässigkeitsprobleme.
Df (Verlustfaktor)	Ein Maß dafür, wie viel Signalenergie als Wärme im dielektrischen Material verloren geht. Niedriger ist besser.
Dk (Dielectric Constant)	Ein Maß für die Fähigkeit eines Materials, elektrische Energie zu speichern; beeinflusst Impedanz und Signalgeschwindigkeit.
HDI	High Density Interconnect (Verbindung mit hoher Dichte); Leiterplattentechnologie, die Microvias, Blindvias und Buried Vias verwendet.
PAM4	Pulsamplitudenmodulation 4-stufig; ein Modulationsschema, das für die Hochgeschwindigkeitsdatenübertragung (z. B. 112G) verwendet wird.
SerDes	Serializer/Deserializer; ein Funktionsblock, der parallele Daten in serielle Daten für die Hochgeschwindigkeitsübertragung umwandelt.
Skew	Die Zeitdifferenz zwischen dem Eintreffen zweier Signale, die synchron sein sollten (z. B. in einem Differentialpaar).
Stub	Der ungenutzte Teil eines Vias, der als Antenne wirkt und Signalreflexionen verursacht.
Tg (Glass Transition)	Die Temperatur, bei der das Leiterplattenharz von einem harten, glasartigen Zustand in einen weichen, gummiartigen Zustand übergeht.
VIPPO	Via-in-Pad Plated Over; eine Technologie, die es ermöglicht, Vias direkt in den Bauteil-Pads zu platzieren, um Platz zu sparen.
Warpage	Die Abweichung von der Ebenheit der Leiterplatte, entscheidend für die Bestückung großer BGA-Gehäuse.

Fazit (nächste Schritte)

Eine hohe Qualität der Co-packaged Optics Baseboard ist kein Zufall; sie ist das Ergebnis bewusster Materialauswahl, präzisen Designs und fortschrittlicher Fertigungskapazitäten. Wenn die Datenraten auf 1.6T und 3.2T steigen, verschwindet der Fehlerspielraum auf der Baseboard. Die Leiterplatte ist nicht mehr nur eine tragende Struktur; sie ist eine aktive Komponente in der Signalkette.

Um den Erfolg Ihres Projekts zu gewährleisten, konzentrieren Sie sich auf die wichtigen Kennzahlen: Einfügedämpfung, Impedanzstabilität und mechanische Ebenheit. Vermeiden Sie häufige Fehler wie das Ignorieren von Glasgewebeeffekten oder das Unterschätzen thermischer Belastungen.

Wenn Sie bereit sind, vom Konzept zur Produktion überzugehen, steht Ihnen APTPCB zur Seite. Für eine umfassende DFM-Überprüfung und ein genaues Angebot bitten wir Sie um folgende Angaben:

Vollständige Gerber-Dateien (RS-274X).
Detaillierter Lagenaufbau mit Materialspezifikationen (z.B. Megtron 7/8).
Bohrerdateien einschließlich Backdrill-Definitionen.
Impedanzanforderungen und Test-Coupons.
Verzug- und Toleranzspezifikationen.

Durch die Zusammenarbeit mit einem erfahrenen Hersteller stellen Sie sicher, dass Ihr Co-packaged optics baseboard design zu einem zuverlässigen, hochleistungsfähigen Produkt wird, das den Anforderungen von Rechenzentren der nächsten Generation gerecht wird.