Häufige PCB-Defekte: Ursachen, Erkennung und Prävention

Häufige Herstellungsfehler bei Leiterplatten und wie man sie vermeidet: Was dieses Playbook abdeckt (und für wen es ist)

Dieser Leitfaden richtet sich an Hardware-Ingenieure, Einkaufsleiter und Qualitätsmanager, die ein Leiterplattendesign vom Prototyp zur Massenproduktion ohne Ausbeuteverluste überführen müssen. Das Verständnis häufiger Herstellungsfehler bei Leiterplatten und wie man sie vermeidet geht nicht nur darum, Fehler zu beheben, nachdem sie aufgetreten sind; es geht darum, das Datenpaket zu entwickeln und die richtigen Lieferantenfähigkeiten auszuwählen, um sie vollständig zu verhindern.

In der Leiterplattenindustrie entstehen Fehler oft durch eine Diskrepanz zwischen der Absicht des Designers und den Prozessgrenzen des Herstellers. Ein Design, das den DRC (Design Rule Check) in der CAD-Software besteht, kann dennoch im Ätzbad oder im Bohrraum versagen, wenn physikalische Fertigungstoleranzen ignoriert werden. Dieses Playbook geht über grundlegende Designregeln hinaus und konzentriert sich auf die Beschaffungs- und Validierungsseite der Qualitätskontrolle.

Wir werden die spezifischen technischen Anforderungen behandeln, die Sie definieren müssen, um die Qualität zu sichern, die versteckten Risiken, die latente Ausfälle im Feld verursachen, und einen rigorosen Validierungsplan. Schließlich stellen wir eine Checkliste für Lieferantenaudits zur Verfügung, um Ihnen bei der Überprüfung von Partnern wie APTPCB (APTPCB PCB Factory) zu helfen und sicherzustellen, dass sie über die Systeme verfügen, um fehlerfreie Platinen zu liefern.

Wann häufige Herstellungsfehler bei Leiterplatten und wie man sie vermeidet der richtige Ansatz ist (und wann nicht)

Die Einführung einer rigorosen Strategie zur "Fehlervermeidung" ist für die meisten kommerziellen und industriellen Anwendungen entscheidend, wobei der Intensitätsgrad variiert.

Dieser Ansatz ist unerlässlich, wenn:

Hohe Zuverlässigkeit erforderlich ist: Für Automobil-, Medizin- oder Luft- und Raumfahrtanwendungen, bei denen ein einziger Fehler Sicherheitsprobleme oder massive Rückrufkosten verursachen kann.
Massenproduktion: In der Massenproduktion (über 10.000 Einheiten) ist eine Fehlerrate von 1 % inakzeptabel. Sie benötigen Prozesskontrollen, die Konsistenz gewährleisten.
Komplexe Lagenaufbauten: Designs, die HDI, Blind-/Vergrabene Vias oder Starrflex-Technologien verwenden, sind von Natur aus anfälliger für Registrierungs- und Beschichtungsfehler.
Raue Umgebungen: Platinen, die Vibrationen, extremen Temperaturen oder Feuchtigkeit ausgesetzt sind, erfordern spezifische Präventionsstrategien gegen Delamination und Rissbildung.

Dieser Ansatz kann übertrieben sein, wenn:

Machbarkeitsnachweis (PoC): Wenn Sie einen einmaligen "Looks-like"-Prototyp bauen, bei dem die elektrische Funktionalität zweitrangig gegenüber der mechanischen Passform ist, könnten Sie lockerere Toleranzen akzeptieren, um Kosten und Zeit zu sparen.
Hobbyprojekte: Für einfache 2-Lagen-Breakout-Boards sind Standard-"Pool"-Spezifikationen in der Regel ausreichend, und umfangreiche DFM-Überprüfungen sind möglicherweise nicht kosteneffektiv.

Anforderungen, die Sie vor der Angebotserstellung definieren müssen

Um häufige Leiterplattenfertigungsfehler und deren Vermeidung erfolgreich zu bewältigen, müssen Sie Ihrem Hersteller explizite Spezifikationen zur Verfügung stellen. Mehrdeutigkeiten im Datenpaket sind die Hauptursache für Fertigungsfehler.

IPC-Klassenstandard: Geben Sie klar IPC-6012 Klasse 2 (Standard) oder Klasse 3 (Hohe Zuverlässigkeit) an. Dies bestimmt die Anforderungen an den Annular Ring, die Beschichtungsdicke und die visuellen Abnahmekriterien.
Basismaterial & Tg: Geben Sie das genaue Laminat (z.B. FR4, Rogers) und die Glasübergangstemperatur (Tg) an. Eine nicht übereinstimmende Tg kann während des Bestückungs-Reflows zu Delamination führen.
Kupfergewicht (Innen/Außen): Definieren Sie das Startkupfergewicht im Vergleich zum Endkupfergewicht. Mehrdeutigkeiten hier führen zu einer Reduzierung der Leiterbahnbreite während des Ätzens.
Lötstopplackstege: Geben Sie die minimale Stegbreite an (typischerweise 4 mil). Wenn dies nicht definiert ist, kann der Lieferant Maskenöffnungen zusammenfassen, was zu Lötbrücken während der Bestückung führen kann.
Bohrtoleranz: Geben Sie explizit die Toleranz für durchkontaktierte (PTH) und nicht durchkontaktierte (NPTH) Löcher an. Standard ist normalerweise ±3 mil für PTH, aber Press-Fit-Steckverbinder können ±2 mil erfordern.
Beschichtungsdicke: Definieren Sie die minimale Kupferdicke im Via-Barrel (z.B. durchschnittlich 25µm, min 20µm). Eine dünne Beschichtung führt zu Rissen im Barrel unter thermischer Belastung.
Oberflächenveredelung: Wählen Sie die Veredelung basierend auf der Lagerfähigkeit und der Bestückungsmethode (z.B. ENIG für flache Pads, HASL für Haltbarkeit). Eine falsche Auswahl kann zu "Black Pad" oder ungleichmäßigem Löten führen.
Verbiegung und Verdrehung: Legen Sie einen maximalen Prozentsatz fest (üblicherweise <0,75% für SMT). Verformte Platinen führen zu Bestückungsfehlern.
Impedanzkontrolle: Falls erforderlich, geben Sie die Zielimpedanz, Leiterbahnbreite/-abstand und Referenzlagen an. Sagen Sie nicht einfach "kontrollierte Impedanz" ohne Daten.
Via-Tenting/Plugging: Geben Sie an, ob Vias abgedeckt (tented), verschlossen (plugged) oder gefüllt und verschlossen (VIPPO) werden sollen. Offene Vias unter BGA-Pads saugen Lot ab, was zu offenen Lötstellen führt.
Sauberkeitsanforderungen: Geben Sie Grenzwerte für die ionische Kontamination an (z.B. <1,56 µg/cm² NaCl-Äquivalent), um elektrochemische Migration und dendritisches Wachstum zu verhindern.
Kennzeichnung und Serialisierung: Definieren Sie Ort und Methode (Siebdruck vs. Kupfer) für Datumscodes und UL-Kennzeichnungen, um die Rückverfolgbarkeit zu gewährleisten, ohne die Pads zu beeinträchtigen.

Die versteckten Risiken, die das Scale-up behindern

Selbst bei guten Spezifikationen können bestimmte Prozessrealitäten Defekte verursachen. Das Verständnis dieser Risiken ermöglicht es Ihnen, sie frühzeitig in der DFM-Phase (Design for Manufacturability) zu erkennen.

1. Annular Ring Breakout (Durchbruch des Ringwulstes)

Risiko: Der Bohrer verfehlt die Mitte des Pads und trennt die Verbindung zur Leiterbahn.
Warum es passiert: Mechanisches Bohrerwandern, Materialbewegung während der Laminierung oder unzureichende Pad-Größe im Design.
Erkennung: Sichtprüfung und elektrischer Test (Unterbrechung).
Prävention: Halten Sie sich an strenge Regeln für den Annular Ring und Bohrtoleranzen für Leiterplatten. Stellen Sie sicher, dass die Pad-Größe für Standardprozesse mindestens 10-12 mil größer ist als der Bohrdurchmesser.

2. Beschichtungshohlräume (Blaslöcher)

Risiko: Lücken in der Kupferbeschichtung innerhalb des Durchkontaktierungslochs, die zu intermittierenden Verbindungen führen.
Warum es passiert: Während der Beschichtung eingeschlossene Luftblasen, schlechte Entschmierung (Reinigung) des Lochs nach dem Bohren oder raues Bohren.
Erkennung: Querschnittsanalyse oder unregelmäßiges elektrisches Verhalten.
Prävention: Korrektes Aspektverhältnis (Leiterplattendicke vs. Bohrdurchmesser), um sicherzustellen, dass die Beschichtungslösung durchfließt. Halten Sie die Aspektverhältnisse für Standardkosten unter 8:1.

3. Säurefallen

Risiko: Ätzlösung wird in spitzen Winkeln eingeschlossen und frisst nach Abschluss des Prozesses weiterhin Kupfer weg, was zu offenen Stromkreisen führt.
Warum es passiert: Leiterbahnen, die sich in Winkeln von weniger als 90 Grad treffen.
Erkennung: AOI (Automatisierte Optische Inspektion) erkennt dies normalerweise, aber latente Fehler können auftreten.
Prävention: Vermeiden Sie spitze Winkel. Fasen Sie Ecken auf 45 Grad ab oder verwenden Sie gekrümmte Leiterbahnen.

4. Lötstopplack-Splitter

Risiko: Dünne Streifen des Lötstopplacks lösen sich ab und landen auf den Pads, wodurch das Löten blockiert wird.
Warum es passiert: Definition von Maskendämmen, die für die Auflösung des Druckers zu schmal sind.
Erkennung: Sichtprüfung.
Prävention: Sicherstellen, dass die minimale Maskenstegbreite eingehalten wird (typischerweise 4 mil). Wenn der Platz knapp ist, verwenden Sie Gruppenöffnungen (eine große Öffnung für eine Reihe von Pins) anstelle von schmalen Schlitzen.

5. Delamination

Risiko: Schichten der Leiterplatte trennen sich, wodurch Vias und interne Leiterbahnen brechen.
Warum es passiert: Im Inneren der Platine eingeschlossene Feuchtigkeit dehnt sich während des Reflow-Lötens aus, oder thermische Fehlanpassung zwischen Materialien.
Erkennung: Sichtbare Blasenbildung oder elektrischer Ausfall nach thermischer Belastung.
Prävention: Platinen vor der Bestückung backen, um Feuchtigkeit zu entfernen. Verwenden Sie hoch-Tg-Materialien für bleifreies Löten.

6. Kupfer-zu-Rand-Abstandsfehler

Risiko: Freiliegendes Kupfer am Platinenrand erzeugt Kurzschlüsse mit dem Gehäuse oder angrenzenden Panels.
Warum es passiert: Fräsen oder V-Scoring schneidet in die Kupferstrukturen.
Erkennung: Sichtprüfung.
Prävention: Kupfer mindestens 10-20 mil vom Platinenrand oder der V-Scoring-Linie entfernt halten.

7. Unterversorgte Thermals (Starved Thermals)

Risiko: Thermische Entlastungsstege sind zu dünn oder zu wenige, was dazu führt, dass die Verbindung während des Lötens oder Betriebs bricht.
Warum es passiert: Automatische Flächenfüllungen in CAD-Software erzeugen eine schlechte Steggeometrie.
Erkennung: Visuelle Überprüfung der Gerbers.
Prävention: Thermische Entlastungen auf Leistungsebenen manuell überprüfen. Sicherstellen, dass die Stege den Strom bewältigen können.

8. Leckagen elektromagnetischer Interferenz (EMI)

Risiko: Die Platine funktioniert, besteht aber die EMV-Zertifizierung nicht.
Warum es passiert: Geteilte Masseflächen, fehlende Stitching-Vias oder Hochgeschwindigkeitsleiterbahnen, die Lücken überqueren.
Erkennung: EMV-Kammertests (teuer).
Prävention: Befolgen Sie strenge DFM-Richtlinien für das PCB-Layout bezüglich Rückpfaden und Abschirmung.

9. Verzug (Wölbung und Verdrehung)

Risiko: Die Platine ist nicht flach, was zu SMT-Platzierungsfehlern oder Belastung der Lötstellen führt.
Warum es passiert: Ungleichmäßige Kupferverteilung (z. B. viel Kupfer oben, wenig unten) oder asymmetrischer Lagenaufbau.
Erkennung: Die Platine auf eine ebene Fläche legen und den Spalt messen.
Prävention: Kupferabdeckung auf allen Lagen ausgleichen. Verwenden Sie Kupfer-Thieving (Rasterung) in leeren Bereichen.

10. Schwarzes Pad

Risiko: Lötstellen brechen leicht aufgrund einer spröden Schicht zwischen Nickel und Gold.
Warum es passiert: Korrosion der Nickelschicht während des chemisch Gold-Prozesses (ENIG).
Erkennung: Zerstörender Zugtest oder Querschnitt.
Prävention: Strengere Kontrolle des Chemiebades durch den Lieferanten. Ziehen Sie alternative Oberflächen wie ENEPIG in Betracht, wenn Zuverlässigkeit von größter Bedeutung ist.

Validierungsplan (was zu testen ist, wann und was „bestanden“ bedeutet)

Um sicherzustellen, dass Sie häufige PCB-Fertigungsfehler und deren Vermeidung berücksichtigt haben, können Sie sich nicht allein auf Vertrauen verlassen. Sie benötigen einen Validierungsplan.

Design Rule Check (DRC):
- Ziel: Layoutfehler vor der Fertigung erkennen.

Methode: CAD-Software-DRC unter Verwendung der herstellerspezifischen Einschränkungen ausführen.
- Akzeptanz: Keine Verstöße.

DFM-Überprüfung:
- Ziel: Herstellbarkeit validieren.
- Methode: Technische Überprüfung durch den Lieferanten (CAM-Ingenieure prüfen Dateien).
- Akzeptanz: Genehmigung von EQ (Engineering Questions) und funktionierenden Gerber-Dateien.
Elektrischer Test (E-Test):
- Ziel: Kontinuität und Isolation überprüfen.
- Methode: Flying Probe (Prototypen) oder Nadelbett (Massenproduktion).
- Akzeptanz: 100%iger Erfolg gegenüber der Netzliste.
Automatisierte Optische Inspektion (AOI):
- Ziel: Visuelle Defekte (Ätzung, Lötung) auf Innen- und Außenlagen erkennen.
- Methode: Hochauflösende Kameras vergleichen die Lagen mit der digitalen Datei.
- Akzeptanz: Keine Kurzschlüsse, Unterbrechungen oder Verengungen, die die IPC-Kriterien überschreiten.
Mikroschnittanalyse (Coupons):
- Ziel: Überprüfung der Integrität der internen Struktur.
- Methode: Einen Testcoupon schneiden, polieren und unter einem Mikroskop betrachten.
- Akzeptanz: Beschichtungsdicke entspricht der Spezifikation, keine Risse im Zylinder, korrekte Registrierung.
Lötbarkeitstest:
- Ziel: Sicherstellen, dass die Pads während der Montage Lötmittel annehmen.
- Methode: Tauch- und Sichtprüfung oder Benetzungsbalance-Test.
- Akzeptanz: >95% Abdeckung des Pads mit einer glatten Lötbeschichtung.
Ionenverunreinigungstest:
- Ziel: Sicherstellung der Sauberkeit der Platine.

Methode: ROSE-Test (Widerstand des Lösungsmittelextrakts).
Akzeptanz: Kontaminationswerte unterhalb der IPC-6012-Grenzwerte.

Thermischer Stresstest:
- Ziel: Reflow-Bedingungen simulieren.
- Methode: Schwimmlöttest (288°C für 10 Sekunden).
- Akzeptanz: Keine Delamination, Blasenbildung oder abgehobene Pads.
Impedanzprüfung (TDR):
- Ziel: Signalintegritäts-Spezifikationen überprüfen.
- Methode: Zeitbereichsreflektometrie an Testcoupons.
- Akzeptanz: Innerhalb von ±10% (oder der angegebenen Toleranz) der Zielimpedanz.
Röntgeninspektion:
- Ziel: Mehrlagenregistrierung und BGA-Bestückungsqualität prüfen.
- Methode: Röntgenbildgebung.
- Akzeptanz: Bohrausrichtung innerhalb der Toleranz; keine Brückenbildung unter BGAs.

Lieferanten-Checkliste (RFQ + Auditfragen)

Verwenden Sie diese Checkliste, wenn Sie einen neuen Lieferanten beauftragen oder einen aktuellen wie APTPCB auditieren.

RFQ-Eingaben (Was Sie senden)

Vollständige Gerber-Dateien (RS-274X oder X2).
Bohrerdateien mit Werkzeugliste und Toleranz.
IPC-Netzliste (IPC-356) für den elektrischen Testvergleich.
Fertigungszeichnung mit Lagenaufbau, Material- und Oberflächenspezifikationen.
Panelisierungsanforderungen (falls Sie Arrays für die Bestückung benötigen).
Tabelle der Impedanzanforderungen (falls zutreffend).
Spezielle Technologieanforderungen (Blind-/Vergrabene Vias, gefüllte Vias).
Volumen- und Lieferzeiterwartungen.

Nachweis der Leistungsfähigkeit (Was sie bereitstellen)

Maximale Lagenanzahl und Seitenverhältnis-Fähigkeiten.
Minimale Leiterbahn-/Abstands- und Bohrungsgröße für Standard- vs. fortgeschrittene Produktion.
Liste der qualifizierten Laminate (Haben sie Ihr benötigtes Material auf Lager?).
Optionen für Oberflächenveredelung intern vs. ausgelagert.
Toleranzfähigkeiten für Fräsen und Ritzen.
DFM-Berichtsmuster (Geben sie detailliertes Feedback?).

Qualitätssystem & Rückverfolgbarkeit

ISO 9001 und UL-Zertifizierungen (Aktiv und gültig).
IPC-Mitgliedschaft und interne Schulungsstandards (IPC-A-600).
Wie gehen sie mit nicht konformem Material um (MRB-Prozess)?
Führen sie 100% AOI auf Innenlagen durch?
Archivieren sie Mikroschnitte für jede Charge?
Können sie eine bestimmte Platine bis zum Rohmateriallos zurückverfolgen?

Änderungskontrolle & Lieferung

Verfahren für technische Änderungsaufträge (ECOs).
Benachrichtigungsrichtlinie für Prozessänderungen (z.B. Wechsel von Chemikalienlieferanten).
Verpackungsstandards (Vakuumversiegelt, Trockenmittel, Feuchtigkeitsindikator).
Leistungsmetriken für pünktliche Lieferung.
Notfallwiederherstellungsplan (Was passiert, wenn ihre Hauptlinie ausfällt?).

Entscheidungshilfe (Kompromisse, die Sie tatsächlich wählen können)

Die Vermeidung von Defekten erfordert oft ein Gleichgewicht zwischen Kosten, Geschwindigkeit und Leistung.

Klasse 2 vs. Klasse 3:
- Kompromiss: Klasse 3 erfordert strengere Ringe und Beschichtungen, was die Kosten um 15-30% erhöht.

Anleitung: Wenn die menschliche Sicherheit oder kostspielige Ausfallzeiten gefährdet sind, wählen Sie Klasse 3. Für Unterhaltungselektronik ist Klasse 2 Standard.

Via Tenting vs. Plugging (VIPPO):
- Kompromiss: VIPPO (Via-in-Pad Plated Over) ermöglicht eine engere BGA-Leiterbahnführung, erhöht aber die Kosten und Prozessschritte erheblich.
- Anleitung: Wenn Sie Leiterbahnen zwischen BGA-Pads (Dog-Bone) verlegen können, verwenden Sie Standard-Tenting. Verwenden Sie VIPPO nur, wenn die Dichte es erfordert.
Standard- vs. Kundenspezifischer Lagenaufbau:
- Kompromiss: Kundenspezifische Lagenaufbauten ermöglichen eine präzise Impedanz, erfordern jedoch die Bestellung spezifischer Prepregs, was die Lieferzeit verlängert.
- Anleitung: Wenn die Impedanztoleranz locker ist, fragen Sie den Lieferanten nach seinem „Standard-Lagenaufbau“, um Zeit und Geld zu sparen.
HASL vs. ENIG:
- Kompromiss: HASL ist billiger und robuster, aber nicht flach. ENIG ist flach, aber teurer und birgt das Risiko von Black Pad.
- Anleitung: Wenn Sie Fine-Pitch-SMT oder BGAs verwenden, wählen Sie ENIG. Für Platinen mit vielen Durchkontaktierungen ist HASL in Ordnung.
Panelisierung:
- Kompromiss: Das Hinzufügen von Sollbruchstellen erhöht die Materialkosten, beschleunigt aber die Montage.
- Anleitung: Immer panelisieren bei Stückzahlen >50 Einheiten. Die Einsparungen bei der Montage überwiegen die Materialkosten der Leiterplatte.

FAQ

F: Was ist die häufigste Ursache für PCB-Ausfälle im Feld? A: Thermische Ermüdung, die zu Rissen in den Durchkontaktierungen (Barrel Cracks) oder Lötstellenbrüchen führt. Dies ist normalerweise auf eine nicht übereinstimmende CTE (Coefficient of Thermal Expansion) oder eine unzureichende Beschichtungsdicke zurückzuführen. F: Kann ich mich darauf verlassen, dass der Leiterplattenhersteller meine Layoutfehler behebt? A: Nein. Sie beheben "Herstellbarkeitsprobleme" (wie das leichte Vergrößern einer Padgröße), aber sie können keine Logikfehler oder schlechte Signalintegritäts-Layouts beheben.

F: Warum verziehen sich meine Platinen während des Reflow-Lötens? A: Meistens aufgrund eines unausgewogenen Lagenaufbaus (ungleichmäßige Kupferverteilung) oder der Verwendung von Materialien mit niedrigem Tg in einem bleifreien (Hochtemperatur-)Prozess.

F: Was sind "Mausbisse" (mouse bites) in der Leiterplattenfertigung? A: Dies sind perforierte Sollbruchstellen, die bei der Nutzenfertigung verwendet werden. Wenn sie nicht korrekt entworfen werden, können sie raue Kanten hinterlassen oder die Platine beim Trennen beschädigen.

F: Wie beeinflusst das Kupfergewicht die Fehlerraten? A: Schwereres Kupfer (2oz+) erfordert größere Abstände für das Ätzen. Wenn Sie schweres Kupfer mit engen Abständen verwenden, riskieren Sie Kurzschlüsse.

F: Was ist der Unterschied zwischen Blind- und Buried-Vias? A: Blind-Vias verbinden eine äußere Lage mit einer inneren Lage; Buried-Vias verbinden nur innere Lagen. Beide erhöhen Kosten und Komplexität im Vergleich zu Durchkontaktierungen erheblich.

F: Wie verhindere ich das "Tombstoning" von Bauteilen? A: Stellen Sie sicher, dass die Pad-Größen symmetrisch und die thermischen Verbindungen ausgeglichen sind. Wenn ein Pad schneller als das andere erwärmt wird, stellt sich das Bauteil auf.

F: Führt APTPCB DFM-Prüfungen bei jeder Bestellung durch? A: Ja, eine umfassende DFM-Überprüfung ist Standardverfahren, um Probleme wie Abstandsverletzungen oder fehlende Dateien vor Produktionsbeginn zu erkennen.

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Um das schnellste und genaueste Angebot zu gewährleisten, geben Sie bitte Folgendes an:

Gerber-Dateien: RS-274X oder X2 Format (alle Lagen).
Bohrdatei: Excellon-Format mit Werkzeugliste.
Fertigungszeichnung: PDF mit Angabe von Material, Dicke, Kupfergewicht und Farbe.
Menge: Prototypen (5-10) vs. Produktionsmengen (1k+).
Besondere Anforderungen: Impedanzkontrolle, Blind-/Buried-Vias oder spezifische Testanforderungen.

Fazit

Die Beherrschung häufiger Leiterplattenfertigungsfehler und deren Vermeidung ist ein proaktiver Prozess, der lange vor dem Ätzen des Kupfers beginnt. Indem Sie klare Anforderungen definieren, die versteckten Risiken in Ihrem Layout verstehen und die Fähigkeiten Ihres Lieferanten validieren, verwandeln Sie die Leiterplattenbeschaffung von einem Glücksspiel in einen kontrollierten Engineering-Prozess. Verwenden Sie die Checkliste und die Validierungsschritte in diesem Playbook, um sicherzustellen, dass Ihre nächste Produktionsserie mit APTPCB pünktlich und fehlerfrei geliefert wird.