Rechenzentrums-Chiplet-Brücken-Leiterplatte: Fertigungsspezifikationen, Design-Checkliste und Fehlerbehebungsanleitung

Rechenzentrums-Chiplet-Bridge-Leiterplatte: Kurzantwort (30 Sekunden)

Das Design und die Herstellung einer Rechenzentrums-Chiplet-Bridge-Leiterplatte erfordert die Bewältigung der extremen Dichte der heterogenen Integration. Im Gegensatz zu Standard-Serverplatinen müssen diese Substrate Submikron-Routing und eingebettete Bridge-Dies (wie EMIB oder organische Bridges) unterstützen, um Hochleistungslogik (CPU/GPU) mit High-Bandwidth Memory (HBM) zu verbinden.

Kritische Dichte: Erfordert Leiterbahn-/Abstands-Fähigkeiten (L/S) oft unter 10µm/10µm im Bridge-Bereich, was modifizierte semi-additive Prozesse (mSAP) notwendig macht.
Materialstabilität: Materialien mit hohem Tg und niedrigem CTE (wie ABF oder spezialisiertes BT) sind zwingend erforderlich, um Verzug während des Reflows großer Gehäuse zu verhindern.
Ebenheitskontrolle: Die Koplanarität muss innerhalb strenger Grenzen (oft <50µm über das Gehäuse hinweg) eingehalten werden, um eine zuverlässige Mikro-Bump-Konnektivität zu gewährleisten.
Wärmemanagement: Hohe Leistungsdichte (oft >500W pro Gehäuse) erfordert schwere Kupferschichten oder eingebettete Kühllösungen im Lagenaufbau.
Signalintegrität: Verlustfaktoren (Df) müssen <0.002 @ 28GHz betragen, um PCIe Gen 6/7 und PAM4-Signalisierungsgeschwindigkeiten zu unterstützen.
Validierung: APTPCB (APTPCB PCB Factory) empfiehlt 100% automatisierte optische Inspektion (AOI) und spezialisierte elektrische Tests für Bridge-Interconnects vor der Endmontage.

Wann eine Rechenzentrums-Chiplet-Bridge-Leiterplatte angewendet wird (und wann nicht)

Zu verstehen, wann von einem monolithischen PCB-Design zu einem Chiplet-fähigen Substrat übergegangen werden sollte, ist entscheidend für Kosten- und Leistungseffizienz.

Verwenden Sie eine Rechenzentrums-Chiplet-Brücken-Leiterplatte, wenn:

Retikelgrenzen überschritten werden: Ihre Silizium-Die-Größe sich der Fertigungsretikelgrenze (ca. 850mm²) nähert oder diese überschreitet, wodurch das Design in kleinere Chiplets aufgeteilt werden muss.
Heterogene Integration erforderlich ist: Sie verschiedene Prozessknoten (z.B. 3nm Logik mit 12nm I/O oder Analog) auf einem einzigen Interposer oder Substrat kombinieren müssen.
HBM-Integration: Das Design High Bandwidth Memory (HBM)-Stacks verwendet, die ultrakurze, hochdichte parallele Schnittstellen (HBI/AIB) erfordern, die Standard-Leiterbahnverbindungen nicht unterstützen können.
Modulare Skalierbarkeit: Sie eine Serverplattform aufbauen, bei der die Kernanzahl durch Hinzufügen weiterer Rechen-Tiles skaliert wird, anstatt ein massives monolithisches Die neu zu gestalten.

Verwenden Sie KEINE Rechenzentrums-Chiplet-Brücken-Leiterplatte, wenn:

Standard-Serveranwendungen: Allzweckserver, die handelsübliche CPUs verwenden, benötigen keine kundenspezifischen Brücken-eingebetteten Substrate; die Standard-Server-Rechenzentrums-Leiterplatten-Technologie ist ausreichend.
Niedriggeschwindigkeits-Schnittstellen: Wenn Verbindungen auf DDR4/5 oder Standard PCIe Gen 4 beschränkt sind, führt die Kosten der Brückenintegration zu keinem ROI.
Kostenempfindliche Projekte: Der Ertragsverlust und die Fertigungskomplexität von Chiplet-Substraten machen diese erheblich teurer als Standard-HDI-Leiterplatten.
Geringe thermische Belastungen: Designs, die <100W verbrauchen, sind typischerweise nicht mit den Wärmeausdehnungsproblemen konfrontiert, die fortschrittliche Chiplet-Verpackungssubstrate erforderlich machen.

Rechenzentrums-Chiplet-Brücken-Leiterplattenregeln und -Spezifikationen (Schlüsselparameter und Grenzwerte)

Die folgende Tabelle beschreibt die Fertigungsbeschränkungen und empfohlenen Werte für eine Produktion mit hoher Ausbeute. Das Ignorieren dieser Regeln führt oft zu sofortigen Durchgangsfehlern auf Mikro-Bump-Ebene.

Regelkategorie	Empfohlener Wert/Bereich	Warum es wichtig ist	Wie zu überprüfen	Bei Missachtung
Leiterbahnbreite/-abstand (Brückenbereich)	2µm / 2µm (Substrat) bis 9µm / 9µm	Wesentlich für die Verlegung tausender I/O-Signale zwischen Chiplets.	Laser Direct Imaging (LDI) & SEM	Kurzschlüsse oder unzureichende Bandbreite für HBM.
Mikrovia-Durchmesser	20µm - 50µm	Verbindet hochdichte Schichten, ohne Routing-Platz zu verbrauchen.	Querschnittsanalyse	Offene Vias oder hoher Widerstand, der Spannungsabfall verursacht.
Dielektrikum	Df < 0.002 (z.B. Megtron 8, ABF GL102)	Verhindert Signaldämpfung bei hohen Frequenzen (56G/112G PAM4).	Impedanz-TDR-Test	Signalverlust, Datenkorruption, reduzierte Reichweite.
Verzug (Raumtemperatur)	< 100µm (Gesamt)	Stellt sicher, dass das Substrat flach genug für die Chiplet-Platzierung ist.	Schatten-Moiré-Interferometrie	Chip-Rissbildung oder Nichtbenetzung von Bumps (Head-in-Pillow).
Verzug (Reflow-Temperatur)	< 50µm	Kritisch während der Löt-Liquidphase, um Brückenbildung zu verhindern.	Thermische Schatten-Moiré	Lötbrücken oder offene Lötstellen während der Montage.
Kupferdicke	12µm - 18µm (Signal), >35µm (Leistung)	Gleicht die Ätzfähigkeit von feinen Linien mit der Stromversorgung (PDN) ab.	Röntgenfluoreszenz (RFA)	Überätzung von feinen Linien oder IR-Abfall auf Stromschienen.
Oberflächenbeschaffenheit der Pads	ENEPIG oder SOP (Solder on Pad)	Bietet eine flache, oxidationsbeständige Oberfläche für Mikro-Bumps.	RFA & Sichtprüfung	Schlechte Verbindungszuverlässigkeit, "Black Pad"-Defekte.
Toleranz der Brückenhohlräume	± 15µm (X/Y), ± 10µm (Z)	Stellt sicher, dass die eingebettete Brücke perfekt mit den Oberflächenschichten ausgerichtet ist.	3D-Profilometer	Brückenvorsprung/-rückstand, der zu Verbindungsfehlern führt.
CTE-Fehlanpassung	< 3 ppm/°C Unterschied vs. Die	Reduziert mechanische Spannungen zwischen Silizium und organischem Substrat.	TMA (Thermomechanische Analyse)	Delamination oder Ermüdung der Löt-Bumps im Laufe der Zeit.
Impedanzkontrolle	42.5Ω / 85Ω ± 5%	Entspricht den Chiplet-PHY-Anforderungen zur Minimierung von Reflexionen.	TDR (Zeitbereichsreflektometrie)	Signalreflexionen, Augendiagramm-Schließung.

Implementierungsschritte für Datenzentrum-Chiplet-Brücken-PCBs (Prozessprüfpunkte)

Die Implementierung einer Rechenzentrums-Chiplet-Brücken-Leiterplatte erfordert ein komplexes Zusammenspiel zwischen Substratherstellung und fortschrittlicher Gehäusetechnik. Befolgen Sie diese Schritte, um sicherzustellen, dass die Designabsicht die Fertigung übersteht.

Lagenaufbau & Materialdefinition
- Aktion: Wählen Sie eine kernlose oder dünnkernige Aufbau-Struktur unter Verwendung von ABF (Ajinomoto Build-up Film) oder Hochgeschwindigkeits-Prepregs wie Megtron PCB-Materialien.
- Parameter: Der WAK (Wärmeausdehnungskoeffizient) muss an den Silizium-Die angepasst werden (ca. 3-4 ppm/°C).
- Prüfung: Simulieren Sie den Lagenaufbau-Verzug über das Reflow-Profil.
Bildung von Brückenhohlräumen (falls eingebettet)
- Aktion: Erstellen Sie Hohlräume im Kernmaterial, um die Siliziumbrücke (z.B. EMIB) oder organische Brücke aufzunehmen.
- Parameter: Toleranz der Hohlraumtiefe ±10µm.
- Prüfung: Lasertiefenmessung, um sicherzustellen, dass die Brücke koplanar mit der obersten Schicht sitzt.
Feinleiterstrukturierung
- Aktion: Verwenden Sie das Semi-Additive Verfahren (SAP) oder Modifiziertes SAP (mSAP) für Schichten, die eine Leiterbahnbreite von <15µm erfordern.
- Parameter: Ätzfaktor > 3,0 für vertikale Seitenwände.
- Prüfung: AOI (Automatische Optische Inspektion) mit 1µm Auflösung zur Erkennung von Kurzschlüssen/Unterbrechungen.
Mikrovia-Bildung & Plattierung
- Aktion: Laserbohren Sie blinde Mikrovias und füllen Sie diese mit Kupferplattierung.
- Parameter: Aspektverhältnis < 0,8:1 für zuverlässige Füllung.

Prüfung: Querschnittsanalyse zur Überprüfung auf null Hohlräume in der Via-Füllung.

Oberflächenveredelung
- Aktion: ENEPIG oder spezialisiertes OSP für Fine-Pitch-Flip-Chip-Montage auftragen.
- Parameter: Nickeldicke 3-5µm, Golddicke 0.05-0.15µm.
- Prüfung: RFA-Messung an Testcoupons.
Elektrische Prüfung & Endkontrolle
- Aktion: Flying-Probe- oder spezialisierte Fixture-Tests auf Durchgang durchführen.
- Parameter: Isolationswiderstand > 100MΩ.
- Prüfung: 4-Draht-Kelvin-Test für kritische Stromschienen zur Erkennung hochohmiger Vias.

Fehlerbehebung bei Datenzentrum-Chiplet-Bridge-PCBs (Fehlermodi und Korrekturen)

Defekte in Chiplet-Substraten sind aufgrund des hohen Werts der beteiligten Komponenten kostspielig. Verwenden Sie diesen Leitfaden, um häufige Probleme zu diagnostizieren und zu beheben.

1. Symptom: Head-in-Pillow (HiP)-Defekte

Ursache: Übermäßige Substratverformung während des Reflow-Lötens führt dazu, dass sich der Bump vom Pad trennt und sich dann beim Abkühlen wieder verbindet, ohne zu verschmelzen.
Prüfung: Führen Sie eine thermische Schattenmoiré-Analyse durch, um die Verformung bei 240°C abzubilden.
Behebung: Passen Sie den PCB-Lagenaufbau an, um die Kupferdichte auszugleichen; verwenden Sie einen steiferen Träger während der Montage.
Prävention: Verwenden Sie Kernmaterialien mit niedrigerem WAK (Wärmeausdehnungskoeffizienten) und gleichen Sie die Kupferanteile auf den oberen/unteren Schichten aus.

2. Symptom: Signalintegritätsverlust (Augenschluss)

Ursache: Raue Kupferoberfläche (Skin-Effekt) oder falsche Annahme der Dielektrizitätskonstante (Dk).
Überprüfung: Verifizieren Sie die Oberflächenrauheit (Rz) der Kupferfolie; messen Sie den tatsächlichen Dk/Df der Charge.
Behebung: Wechseln Sie zu HVLP (Hyper Very Low Profile) Kupferfolie.
Prävention: Geben Sie in den Fertigungshinweisen eine Folienrauheit < 2µm an.

3. Symptom: Mikrovia-Rissbildung

Ursache: Die Z-Achsen-Ausdehnung des Dielektrikums übt während des thermischen Zyklierens Stress auf den Kupferzylinder aus.
Überprüfung: Führen Sie einen Thermoschocktest (-55°C bis 125°C) durch, gefolgt von einer Widerstandsmessung.
Behebung: Erhöhen Sie die Duktilität der Kupferbeschichtung oder reduzieren Sie den CTE des Dielektrikums.
Prävention: Verwenden Sie gestapelte Vias nur bei Bedarf; versetzte Vias sind mechanisch robuster.

4. Symptom: Bridge-Die-Delamination

Ursache: Schlechte Haftung zwischen der Vergussmasse/dem Underfill und der Bridge-Die-Oberfläche oder Feuchtigkeitseintritt.
Überprüfung: Akustische Rastermikroskopie (C-SAM) zur Visualisierung von Hohlräumen.
Behebung: Substrate vor der Montage backen, um Feuchtigkeit zu entfernen; Plasmareinigungsparameter optimieren.
Prävention: Implementieren Sie strenge Kontrollen der Feuchtigkeitsempfindlichkeitsstufe (MSL).

5. Symptom: Offene Stromkreise im Brückenbereich

Ursache: Fehlausrichtung der Lithographieschichten aufgrund von Materialskalierung (Schrumpfung/Ausdehnung) während der Verarbeitung.
Überprüfung: Messen Sie die Registriergenauigkeit mithilfe von Noniusmustern am Plattenrand.
Behebung: Wenden Sie dynamische Skalierungsfaktoren in den LDI (Laser Direct Imaging)-Daten basierend auf Plattenmessungen an.
Prävention: Verwenden Sie LDI für alle Feinraster-Schichten, um Materialbewegungen auszugleichen.

So wählen Sie eine Rechenzentrums-Chiplet-Bridge-Leiterplatte (Designentscheidungen und Kompromisse)

Bei der Definition Ihrer Strategie für Rechenzentrums-Chiplet-Bridge-Leiterplatten stehen Sie vor mehreren Kompromissen zwischen Leistung, Kosten und Herstellbarkeit.

Organisches Substrat vs. Silizium-Interposer

Silizium-Interposer (2.5D): Bietet die höchste Dichte (L/S < 1µm), ist aber extrem teuer und durch die Retikelgröße begrenzt. Am besten geeignet für Ultra-High-End-KI-Trainingschips.
Organisches Substrat (mit Bridge): Bietet ein Gleichgewicht. Das Leiterplattensubstrat übernimmt die Stromversorgung und Signale mit niedrigerer Geschwindigkeit, während eingebettete Bridges die hochdichten Die-zu-Die-Verbindungen handhaben. Dies ist kostengünstiger und ermöglicht größere Gehäuseabmessungen als Silizium-Interposer.

Eingebettete Bridge vs. Fan-Out RDL

Eingebettete Bridge: Bietet lokalisierte Hochdichte-Verbindungen nur dort, wo sie benötigt werden (z.B. zwischen CPU und HBM). Geringere Kosten als ein vollflächiger Interposer, erfordert aber eine komplexe Hohlraumfertigung.
Fan-Out RDL: Verwendet Redistribution Layers, die direkt auf der Formmasse aufgebaut sind. Gut für geringere I/O-Anzahlen, kann aber mit den thermischen und mechanischen Belastungen großer Rechenzentrums-Chips zu kämpfen haben.

Kosten vs. Lieferzeit

Standard-HDI: Wenn Ihre Chiplet-Verbindungen >20µm Rastermaß tolerieren können, sind Standard-HDI-Leiterplatten-Prozesse schneller (3-4 Wochen) und günstiger.
Fortgeschrittenes Substrat (mSAP): Bei einem Pitch von <10µm verlängern sich die Lieferzeiten aufgrund der spezialisierten Ausrüstung und der Herausforderungen bei der Ausbeute auf 8-12 Wochen. APTPCB empfiehlt, frühzeitig DFM-Überprüfungen durchzuführen, um Lagenaufbauten und Materialien festzulegen.

FAQ zu Chiplet-Bridge-PCBs für Rechenzentren (Kosten, Lieferzeit, häufige Defekte, Abnahmekriterien, DFM-Dateien)

1. Was ist die typische Lieferzeit für einen Prototyp einer Chiplet-Bridge-Leiterplatte für Rechenzentren? Aufgrund der Komplexität der mSAP-Verarbeitung und der Aufbau-Lagen liegen die Lieferzeiten typischerweise zwischen 6 und 10 Wochen. Beschleunigte Dienste können verfügbar sein, hängen jedoch von der Materialverfügbarkeit ab.

2. Wie verhalten sich die Kosten im Vergleich zu Standard-Server-Leiterplatten? Rechnen Sie mit 5- bis 10-mal höheren Kosten pro Flächeneinheit im Vergleich zu Standard-12-Lagen-Serverplatinen. Die Kosten werden durch ABF-Materialien, Laserbearbeitung und Ausbeuteverluste aufgrund der Fine-Pitch-Anforderungen bestimmt.

3. Welche spezifischen Dateien werden für die DFM-Überprüfung benötigt? Neben Standard-Gerber-Dateien benötigen wir ODB++- oder IPC-2581-Daten, eine detaillierte Lagenaufbauzeichnung mit Impedanzanforderungen und eine Netzliste für IPC-D-356-Tests. Für eingebettete Bridges sind 3D-STEP-Dateien der Baugruppe entscheidend.

4. Können Sie Substrate mit eingebetteten Silizium-Bridges herstellen? Ja, dies erfordert jedoch einen "Cavity PCB"-Prozess. Das Design muss die Hohlraumabmessungen und Toleranzen streng definieren. Wir empfehlen, unsere Richtlinien für die BGA/Fine Pitch Bestückung für nachfolgende Bestückungsüberlegungen zu überprüfen. 5. Welchen minimalen Bump-Pitch unterstützen Sie? Für organische Substrate unterstützen wir typischerweise Bump-Pitches bis zu 130µm auf der Hauptplatine und feinere Pitches (bis zu 55µm oder weniger) auf den spezialisierten Substratschichten, abhängig vom gewählten Technologieknoten.

6. Wie testen Sie die Zuverlässigkeit der Brückenverbindungen? Wir verwenden eine Kombination aus elektrischer Durchgangsprüfung (Flying Probe) und Zuverlässigkeits-Coupons am Plattenrand, die thermischen Schock- und Stresstests unterzogen werden, um die Chargenqualität zu validieren.

7. Welche Materialien eignen sich am besten für die 112G PAM4 Signalintegrität? Wir empfehlen Materialien mit extrem geringen Verlusten wie Panasonic Megtron 7 oder 8, oder AGC Tachyon. Diese Materialien bieten den stabilen Dk und den niedrigen Df, die für Hochgeschwindigkeits-Rechenzentrumsverbindungen erforderlich sind.

8. Wie wird der Verzug bei großen Gehäusegrößen (z.B. 100mm x 100mm) kontrolliert? Wir verwenden Kernmaterialien mit niedrigem CTE und gleichen die Kupferverteilung auf jeder Schicht aus. Wir setzen auch Versteifungen während des Herstellungsprozesses ein, um die Ebenheit zu erhalten.

9. Was sind die Akzeptanzkriterien für die Feinlinienätzung? Für Leiterbahnen <15µm erlauben wir keine offenen/kurzen Defekte. Die Linienbreitentoleranz beträgt typischerweise ±10-15%. Jeder Nick oder Vorsprung, der 20% der Leiterbahnbreite überschreitet, ist ein Grund zur Ablehnung.

10. Unterstützen Sie Co-Packaged Optics (CPO) Designs? Ja, CPO-Designs verwenden oft ähnliche Chiplet-Brückenarchitekturen. Das Wärmemanagement und die Ausrichtungsmerkmale der optischen Faser müssen zusammen mit dem PCB-Layout entworfen werden.

Ressourcen für Rechenzentrums-Chiplet-Bridge-PCBs (verwandte Seiten und Tools)

HDI-Leiterplatten-Fähigkeiten: Entdecken Sie die Microvia- und Feinleitertechnologien, die die Grundlage von Chiplet-Substraten bilden.
Server-Rechenzentrums-Leiterplatten: Verstehen Sie die umfassenderen Anforderungen an Server-Mainboards, die diese fortschrittlichen Gehäuse beherbergen.
Megtron-Leiterplattenmaterialien: Detaillierte Spezifikationen zu den verlustarmen Laminaten, die für die Hochgeschwindigkeits-Signalintegrität unerlässlich sind.
BGA- und Fine-Pitch-Bestückung: Erfahren Sie mehr über die Bestückungsherausforderungen und -lösungen für die Montage von Fine-Pitch-Komponenten.

Glossar für Rechenzentrums-Chiplet-Bridge-PCBs (Schlüsselbegriffe)

Begriff	Definition
Chiplet	Ein kleinerer modularer Chip (integrierte Schaltung), der dazu konzipiert ist, mit anderen Chiplets kombiniert zu werden, um ein größeres komplexes System zu bilden.
Interposer	Eine elektrische Schnittstelle, die Verbindungen zwischen einem Sockel oder Anschluss und einem anderen herstellt, oft verwendet, um Fine-Pitch-Verbindungen auf einen größeren Pitch zu verteilen.
mSAP (Modifizierter Semi-Additiver Prozess)	Eine Leiterplattenherstellungsmethode, die verwendet wird, um sehr feine Leiterbahnen (<20µm) durch Abscheiden von Kupfer auf einer dünnen Keimschicht zu erzeugen, anstatt es wegzuätzen.
ABF (Ajinomoto Build-up Film)	Ein dominantes Isoliermaterial, das in High-End-IC-Substraten aufgrund seiner hervorragenden Ebenheit und Laserbohrbarkeit verwendet wird.
Bump Pitch	Der Mittenabstand zwischen benachbarten Lötbumps auf einem Die oder Gehäuse.
CTE (Coefficient of Thermal Expansion)	Ein Maß dafür, wie stark sich ein Material beim Erhitzen ausdehnt. Ungleichheiten im CTE sind die Hauptursache für Zuverlässigkeitsausfälle.
TSV (Through-Silicon Via)	Eine vertikale elektrische Verbindung (Via), die vollständig durch einen Siliziumwafer oder ein Die verläuft.
RDL (Redistribution Layer)	Eine zusätzliche Metallschicht auf einem Chip oder Interposer, die I/O-Pads an verschiedene Stellen leitet.
UBM (Under Bump Metallization)	Der Metallschichtstapel, der auf den Chip-Pads abgeschieden wird, um das Löten von Bumps zu ermöglichen.
LDI (Laser Direct Imaging)	Eine Methode zur Strukturierung von Schaltungsbildern direkt auf dem PCB-Fotoresist mittels Laser, die eine höhere Präzision als die traditionelle Photolithographie bietet.

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Um ein genaues Angebot und eine technische Bewertung zu erhalten, stellen Sie bitte bereit:

Gerber/ODB++-Dateien: Vollständiger Datensatz einschließlich aller Signal- und Ebenenschichten.
Lagenaufbauzeichnung: Geben Sie Materialien (z.B. Megtron 7, ABF), Lagenanzahl und Impedanzziele an.
Bohrtabelle: Definieren Sie Sacklöcher, vergrabene und durchkontaktierte Vias mit Aspektverhältnissen.
Netzliste: Zur elektrischen Validierung.
Volumen & Zeitplan: Prototypenmenge und angestrebtes Datum für den Produktionshochlauf.

Fazit: Nächste Schritte für Rechenzentrums-Chiplet-Bridge-Leiterplatten

Der erfolgreiche Einsatz einer Rechenzentrums-Chiplet-Bridge-Leiterplatte erfordert einen Wandel vom traditionellen Leiterplattendesign zu einem Co-Design-Ansatz, der Silizium, Gehäuse und Platine umfasst. Durch die Einhaltung strenger Regeln für Ebenheit, Materialauswahl und Feinleiterführung können Sie die Bandbreite und thermische Leistung erreichen, die für KI- und Server-Workloads der nächsten Generation erforderlich sind. Stellen Sie sicher, dass Ihr Fertigungspartner in der Lage ist, mSAP-Verfahren und fortschrittliche Zuverlässigkeitstests durchzuführen, um das Risiko bei diesen hochwertigen Implementierungen zu minimieren.