Rechenzentrum-Switch-Leiterplatte: Hochgeschwindigkeits-Designspezifikationen & Fertigungsleitfaden

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Das Design und die Herstellung einer Rechenzentrum-Switch-Leiterplatte erfordert die strikte Einhaltung von Signalintegritätsprotokollen, um Durchsätze wie 400G, 800G oder 1.6T zu unterstützen. Im Gegensatz zu Standard-Netzwerkkarten erfordern diese Einheiten Materialien mit extrem geringen Verlusten und präzise Fertigungstoleranzen.

Material: Muss verlustarme oder extrem verlustarme Laminate (z.B. Panasonic Megtron 7/8, Isola Tachyon) mit Df < 0.004 @ 10GHz verwenden.
Lagenanzahl: Typischerweise 20 bis 40+ Lagen, um eine dichte Verdrahtung und Leistungsebenen unterzubringen.
Signalintegrität: Rückbohren ist für Vias auf Hochgeschwindigkeitsleitungen (>25 Gbit/s) zwingend erforderlich, um Stub-Resonanzen zu reduzieren; die Stub-Länge muss < 10 mil (0,25 mm) betragen.
Impedanzkontrolle: Eine enge Toleranz von ±5% oder ±7% ist Standard für differentielle Paare (85Ω oder 100Ω).
Wärmemanagement: Schweres Kupfer (2oz+) auf Innenlagen und Münzeinlagen oder thermische Via-Felder sind oft für ASICs mit hoher Leistungsaufnahme erforderlich.
Validierung: 100% TDR (Time Domain Reflectometry) Tests und VNA (Vector Network Analyzer) Tests für die Einfügedämpfung sind entscheidend.

Wann eine Rechenzentrum-Switch-Leiterplatte zum Einsatz kommt (und wann nicht)

Hochleistungs-Switch-Architekturen diktieren spezifische Leiterplattenanforderungen, die sich erheblich von der allgemeinen Elektronik unterscheiden.

Diese Spezifikation gilt, wenn:

Top-of-Rack (ToR), End-of-Row (EoR) oder Core-Switches für eine Cloud-Rechenzentrum-Leiterplatten-Infrastruktur entworfen werden.
Das System nutzt SerDes-Geschwindigkeiten von 56G, 112G oder 224G PAM4.
Sie entwickeln Hardware für eine Colocation-Rechenzentrums-Leiterplattenumgebung, die eine Verfügbarkeit von 99,999% erfordert.
Die Leiterplattendichte erfordert High Density Interconnect (HDI)-Strukturen, wie z.B. 2+N+2 oder 3+N+3 Lagenaufbauten.
Die Anforderungen an die Wärmeableitung übersteigen 300W pro ASIC, was eine fortschrittliche Kühlungsintegration innerhalb der Leiterplatte erforderlich macht.

Diese Spezifikation gilt nicht, wenn:

Standard-Gigabit-Ethernet-Switches für den Einsatz im Klein-/Heimbüro (SOHO) entwickelt werden (Standard FR-4 ist ausreichend).
Low-Speed-Management-Boards oder Rechenzentrums-Backup-Leiterplatten-Einheiten gebaut werden, bei denen die Signalfrequenzen unter 1 GHz liegen.
Kosten der Haupttreiber gegenüber der Leistung sind; Rechenzentrums-Switch-Leiterplatten-Materialien sind deutlich teurer als Standard-TG170.
Die Anwendung eine Container-Rechenzentrums-Leiterplattenumgebung ist, die sich ausschließlich auf stromsparende Edge-Computing-Knoten ohne Bedarf an Hochdurchsatz-Switching konzentriert.

Regeln & Spezifikationen

Um die Signalintegrität und mechanische Zuverlässigkeit in einer Rechenzentrums-Switch-Leiterplatte zu gewährleisten, müssen Ingenieure strenge Design- und Fertigungsregeln einhalten.

Regel	Empfohlener Wert/Bereich	Warum es wichtig ist	Wie zu überprüfen	Bei Missachtung
Dielektrisches Material	Df ≤ 0.003, Dk ≤ 3.6	Minimiert Signaldämpfung und Phasenverzögerung bei hohen Frequenzen (25GHz+).	IPC-4101 Datenblatt & Megtron PCB Materialien überprüfen.	Hohe Einfügedämpfung; Verbindungsfehler bei maximaler Geschwindigkeit.
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Länge des Backdrill-Stumpfes	≤ 8-10 mils (0.20-0.25mm)	Lange Stummel wirken als Antennen und verursachen Signalreflexion und Resonanz.	Mikroschnittanalyse (Querschnitt).	Starkes Signalzittern; hohe Bitfehlerrate (BER).
Impedanztoleranz	±5% (Hochgeschwindigkeit), ±10% (Leistung)	Gewährleistet die Anpassung zwischen Treiber, Übertragungsleitung und Empfänger.	TDR-Testcoupons.	Signalreflexion; Datenkorruption.
Kupferoberflächenrauheit	VLP oder HVLP (Rz ≤ 2µm)	Der Skin-Effekt bei hohen Frequenzen zwingt den Strom an die Oberfläche; Rauheit erhöht den Verlust.	REM (Rasterelektronenmikroskop) der Folie.	Erhöhter Leiterverlust; Signalverschlechterung.
Lagenregistrierung	±3 mils (0.075mm)	Fehlausrichtung beeinflusst die Impedanz und kann Kurzschlüsse in dichten BGAs verursachen.	Röntgeninspektion.	Offene/Kurzschlüsse; Impedanzdiskontinuitäten.
Aspektverhältnis (Plattierung)	12:1 bis 16:1 (Max 20:1)	Gewährleistet ausreichende Plattierungsdicke in tiefen Vias für die Konnektivität.	Querschnittsmessung.	Risse im Barrel; intermittierende offene Schaltkreise während des Thermozyklus.
Glasgewebe-Stil	Spreizglas (1067/1078/1086)	Verhindert den Faserweb-Effekt (Skew), bei dem differentielle Paare unterschiedliche Dk sehen.	Überprüfung des Materialdatenblatts.	Timing-Skew; Zusammenbruch des Differenzsignals.
Lötstopplack-Steg	≥ 3 mil (0,075 mm)	Verhindert Lötbrücken zwischen Fine-Pitch-BGA-Pads.	AOI (Automatische Optische Inspektion).	Lötbrücken; Kurzschlüsse während der Montage.
Via-in-Pad-Beschichtung	VIPPO (Gefüllt & Abgedeckt)	Erforderlich für Fine-Pitch-BGAs, um Signale ohne Dog-Bone-Fanouts herauszuführen.	Sichtprüfung & Querschnitt.	Lötstellenhohlräume; schlechte BGA-Verbindungszuverlässigkeit.
Verbiegung und Verwindung	≤ 0,5% (IPC Klasse 3)	Entscheidend für die flache Montage großer BGA-Gehäuse (ASICs).	Verzugsmesslehre.	BGA-Lötfehler (Head-in-Pillow).

Implementierungsschritte

Der Übergang von einem Schaltplan zu einer physischen Rechenzentrum-Switch-Leiterplatte umfasst eine Abfolge präziser Engineering- und Fertigungsschritte.

Materialauswahl & Lagenaufbau-Definition
- Aktion: Wählen Sie ein Material wie Megtron 7 oder Isola Tachyon. Definieren Sie einen symmetrischen Lagenaufbau (z.B. 24 Lagen), der Signal- und Leistungslagen ausbalanciert.
- Schlüsselparameter: Harzgehalt > 50%, um Harzmangel zu verhindern.
- Abnahmekontrolle: Überprüfen Sie, ob die Lagenaufbaudicke die mechanischen Einschränkungen erfüllt (normalerweise < 3,0 mm für Backplane-Steckverbinder).
Impedanzmodellierung

Aktion: Berechnen Sie Leiterbahnbreiten und -abstände für die erforderlichen Impedanzen (90Ω USB, 100Ω Differenzialpaar). Verwenden Sie einen Feldsolver.
- Schlüsselparameter: Dielektrizitätskonstante (Dk) bei der Betriebsfrequenz (z.B. 14 GHz für 28 Gbit/s Nyquist).
- Abnahmekontrolle: Verwenden Sie einen Impedanzrechner, um theoretische Werte mit den Fertigungsmöglichkeiten abzugleichen.

BGA-Fan-out & Escape-Routing
- Aktion: Leiten Sie Signale vom Hauptschalter-ASIC. Verwenden Sie "Skip-Layer"-Routing für Hochgeschwindigkeitssignale, um Übersprechen zu minimieren.
- Schlüsselparameter: Leiterbahn-zu-Leiterbahn-Abstand > 3W (3x Leiterbahnbreite) zur Reduzierung von Übersprechen.
- Abnahmekontrolle: Keine spitzen Winkel; glatte Routing-Pfade.
Power Integrity (PI) Design
- Aktion: Entwerfen Sie Leistungsebenen für Niederspannungs-/Hochstromschienen (z.B. 0,8V bei 200A). Platzieren Sie Entkopplungskondensatoren nahe an den ASIC-Pins.
- Schlüsselparameter: Ebenenwiderstand und Schleifeninduktivität.
- Abnahmekontrolle: DC-Drop-Simulation, die einen Spannungsabfall von < 3% bei Last zeigt.
Backdrill-Definition
- Aktion: Identifizieren Sie alle Hochgeschwindigkeits-Vias, die Signalschichten durchqueren und eine Stub-Entfernung erfordern. Erstellen Sie eine spezielle Bohrdatei für das Backdrilling.
- Schlüsselparameter: "Must Not Cut"-Schichtabstand (Sicherheitsabstand normalerweise 6-8 mil).
- Abnahmekontrolle: Gerber-Dateien zeigen deutlich die Backdrill-Positionen und -Tiefe an.
DFM-Überprüfung

Aktion: Konstruktionsdaten zur Analyse des fertigungsgerechten Designs an APTPCB (APTPCB PCB Factory) übermitteln.
Schlüsselparameter: Mindestbohrungsgröße im Verhältnis zur Leiterplattendicke (Aspektverhältnis).
Abnahmekontrolle: Der Bericht DFM-Richtlinien zeigt keine kritischen Verstöße.

Fertigung & Laminierung
- Aktion: Sequenzielle Laminierung (bei HDI) oder Einzellaminierung. Presszyklen müssen kontrolliert werden, um Materialspannung zu vermeiden.
- Schlüsselparameter: Presstemperaturprofil und Vakuumdruck.
- Abnahmekontrolle: C-Scan oder Röntgenprüfung auf Delamination oder Fehlausrichtung.
Beschichtung & Oberflächenveredelung
- Aktion: Kupferbeschichtung gefolgt von Oberflächenveredelung auftragen. ENIG oder ENEPIG werden für flache Pads und zur Unterstützung des Drahtbondens bevorzugt.
- Schlüsselparameter: Nickeldicke (118-236 µin) und Golddicke (2-5 µin).
- Abnahmekontrolle: XRF-Messung der Schichtdicke.
Elektrische Prüfung
- Aktion: Flying-Probe- oder Bed-of-Nails-Tests durchführen.
- Schlüsselparameter: Durchgangswiderstand < 10Ω, Isolation > 10MΩ.
- Abnahmekontrolle: 100%iger Erfolg bei der Netzlistenverifikation.

Fehlermodi & Fehlerbehebung

Auch bei robusten Designs können Probleme während der Fertigung oder des Betriebs einer Rechenzentrum-Switch-Leiterplatte auftreten.

Symptom: Hohe Bitfehlerrate (BER) auf bestimmten Kanälen

Ursache: Übermäßige Via-Stumpflänge aufgrund fehlender Rückbohrung oder unzureichender Tiefe.
- Prüfung: Mikro-Schnitt des fehlerhaften Vias zur Messung der Stumpflänge.
- Behebung: Rückbohrtiefenparameter in zukünftigen Läufen anpassen.
- Prävention: Rückbohrebene in ODB++-Daten deutlich kennzeichnen.

Symptom: Signal-Skew (Timing-Fehlanpassung)
- Ursache: Fasergeflecht-Effekt; ein Schenkel eines Differentialpaares verläuft über Glas, der andere über Harz.
- Prüfung: Leiterplattenoberfläche und Laminattyp prüfen.
- Behebung: Design um 10 Grad drehen (Zick-Zack-Routing) oder Spread Glass (1067/1078) verwenden.
- Prävention: "Spread Glass" oder "Mechanically Spread" Gewebe in den Fertigungsnotizen angeben.
Symptom: Intermittierende offene Schaltkreise bei hoher Temperatur
- Ursache: Risse im Zylinder von durchkontaktierten Löchern (PTH) aufgrund von Z-Achsen-Ausdehnungsfehlanpassung.
- Prüfung: Thermischer Zyklustest gefolgt von Querschnitt.
- Behebung: Material mit hohem Tg (>180°C) und niedrigem CTE-Z verwenden.
- Prävention: Sicherstellen, dass das Aspektverhältnis innerhalb der Herstellergrenzen liegt (z.B., < 16:1).
Symptom: BGA "Head-in-Pillow"-Defekte
- Ursache: Leiterplattenverzug während des Reflows verhindert das Verschmelzen der Kugel mit der Paste.
- Prüfung: Shadow-Moiré-Messung der Planheit der Rohplatine.
- Behebung: Kupferverteilung auf allen Lagen ausgleichen.
- Prävention: Niedrig-Stress-Laminierungszyklen und symmetrische Lagenaufbauten verwenden.
Symptom: Impedanz außerhalb der Spezifikation

Ursache: Überätzung von Leiterbahnen (Leiterbahnen sind schmaler als konstruiert).
Prüfung: Querschnittsmessung der Leiterbahnbreite.
Behebung: Ätzkompensationsfaktoren an der CAM-Station anpassen.
Vermeidung: Impedanz-Coupons auf der Platinenleiste zur Chargenprüfung einbeziehen.

Symptom: Delamination / Blasenbildung
- Ursache: Im Board eingeschlossene Feuchtigkeit verwandelt sich während des Reflow-Lötens in Dampf.
- Prüfung: Auf Blasen zwischen den Schichten prüfen.
- Behebung: Platinen vor der Bestückung 4-6 Stunden bei 120°C backen.
- Vermeidung: PCBs in vakuumversiegelten Beuteln mit Trockenmittel lagern (MSL-Kontrollen).
Symptom: Wachstum von leitfähigen anodischen Filamenten (CAF)
- Ursache: Elektrochemische Migration entlang von Glasfasern, die Kurzschlüsse verursacht.
- Prüfung: Hochspannungs-Isolationsprüfung.
- Behebung: Loch-zu-Loch-Abstand vergrößern.
- Vermeidung: CAF-resistente Materialien verwenden (Anti-CAF).

Designentscheidungen

Die Fehlerbehebung führt oft zu anfänglichen Designkompromissen zurück. Bei der Konfiguration einer Datacenter-Switch-Leiterplatte ist das Gleichgewicht zwischen Kosten und Leistung entscheidend.

Material vs. Kosten: Die Verwendung von Megtron 7 für alle Lagen bietet die beste Leistung, ist aber kostspielig. Ein hybrider Lagenaufbau (mit Megtron für Hochgeschwindigkeitssignallagen und Standard-FR-4 für Strom/Masse) kann die Kosten senken, birgt jedoch das Risiko von Verformungen aufgrund unterschiedlicher CTE-Werte. APTPCB empfiehlt im Allgemeinen einen homogenen Materialaufbau für Leiterplatten mit 20+ Lagen, um die Ebenheit zu gewährleisten.

HDI vs. Durchkontaktierungen: Obwohl Durchkontaktierungen günstiger sind, verbrauchen sie auf allen Lagen Routing-Platz. Für hochdichte Switch-Chips (256+ Lanes) ist HDI (Blind-/Buried-Vias) oft unvermeidlich, um das BGA-Feld zu verlassen. Dies erhöht die Lieferzeit und die Kosten, ist aber für die Signalintegrität und Miniaturisierung notwendig.

Oberflächenveredelung: HASL ist aufgrund der Unebenheit keine Option für diese Leiterplatten. ENIG ist Standard, aber für Ultrahochfrequenzanwendungen können Immersion Silver oder ENEPIG bevorzugt werden, um den "Nickeleffekt" auf den Signalverlust zu vermeiden, obwohl sie eine kürzere Haltbarkeit haben.

FAQ

F: Wie viele Lagen kann APTPCB maximal für eine Rechenzentrums-Switch-Leiterplatte verarbeiten? A: Wir fertigen regelmäßig Leiterplatten mit bis zu 60 Lagen. Für Switch-Anwendungen ist der Bereich von 20 bis 34 Lagen am gebräuchlichsten, um dichte Verdrahtungs- und Leistungsanforderungen zu erfüllen.

F: Ist Backdrilling für 10-Gbit/s-Switches unbedingt erforderlich? A: Nicht immer zwingend erforderlich für 10 Gbit/s, wenn der Lagenaufbau optimiert ist, aber es wird dringend empfohlen. Für 25 Gbit/s und höher (einschließlich 56G/112G PAM4) ist Backdrilling obligatorisch, um resonante Stubs zu entfernen. F: Kann ich Standard-FR-4 für eine Cloud-Rechenzentrums-Leiterplatte verwenden? A: Im Allgemeinen nein. Standard-FR-4 hat einen zu hohen Verlustfaktor (Df) (~0,020), was zu übermäßigen Signalverlusten führt. Sie benötigen Materialien mit mittlerem oder geringem Verlust (Df < 0,010 oder < 0,005).

F: Wie handhaben Sie das Wärmemanagement für ASICs mit 400W+? A: Wir verwenden dickes Kupfer (2oz, 3oz) auf den Innenlagen, thermische Via-Felder unter dem Bauteil und können die Copper-Coin-Technologie (Münzen in der Leiterplatte) einbetten, um die Wärme direkt zum Gehäuse zu leiten.

F: Wie lange ist die Lieferzeit für einen Prototypen einer Rechenzentrums-Switch-Leiterplatte? A: Aufgrund der Komplexität (Laminierungszyklen, Backdrilling) beträgt die Standardlieferzeit 10-15 Arbeitstage. Beschleunigte Dienste können dies je nach Materialverfügbarkeit auf 7-8 Tage reduzieren.

F: Wie überprüfen Sie die Impedanz auf diesen Platinen? A: Wir platzieren Test-Coupons auf den Produktionspanel-Schienen, die die tatsächlichen Leiterbahnen nachbilden. Diese werden mittels TDR (Time Domain Reflectometry) getestet, um sicherzustellen, dass sie die Spezifikation von ±5% oder ±10% erfüllen.

F: Was ist der Unterschied zwischen Megtron 6 und Megtron 7? A: Megtron 7 hat eine noch geringere Übertragungsdämpfung und eine bessere Hitzebeständigkeit als Megtron 6, wodurch es besser für 112G PAM4-Anwendungen und Leiterplatten mit hoher Lagenzahl geeignet ist.

F: Unterstützen Sie Press-Fit-Steckverbinder? A: Ja, Press-Fit-Steckverbinder sind Standard für Rechenzentrums-Backplanes. Wir halten enge Lochtoleranzen (+/- 0,05 mm) ein, um eine ordnungsgemäße Stiftfixierung ohne Beschädigung der Beschichtung zu gewährleisten.

F: In welchem Datenformat soll ich die Daten für die Fertigung senden? A: ODB++ wird bevorzugt, da es intelligente Daten bezüglich Lagenaufbau, Netzlisten und Bohertypen enthält. Gerber X2 ist ebenfalls akzeptabel.

F: Wie wirkt sich der Fasergeflechteffekt auf mein Design aus? A: Bei hohen Geschwindigkeiten, wenn eine Leiterbahn parallel zu einem Glasbündel verläuft, sieht sie einen anderen Dk als eine Leiterbahn über Harz. Wir empfehlen die Verwendung von "Spread Glass"-Stilen oder das Verlegen von Leiterbahnen in einem leichten Winkel (10°), um dies zu mindern.

Glossar (Schlüsselbegriffe)

Begriff	Definition	Kontext in Data Center Switch PCB
PAM4	Pulsamplitudenmodulation 4-stufig	Kodierungsschema, das die Datenrate (z.B. 112G) im Vergleich zu NRZ verdoppelt; erfordert einen höheren SNR und ein saubereres PCB-Layout.
SerDes	Serialisierer/Deserialisierer	Hochgeschwindigkeits-Funktionsblock, der parallele Daten in serielle umwandelt; der Haupttreiber der PCB-Komplexität.
Backdrilling	Kontrolliertes Tiefenbohren	Entfernen des ungenutzten Teils eines durchkontaktierten Lochs (Stumpf), um Signalreflexionen zu reduzieren.
Insertion Loss	Signaldämpfung	Der Verlust der Signalleistung während der Übertragung; stark abhängig vom Df des PCB-Materials und der Kupferrauheit.
Skew	Zeitversatz	Der Zeitunterschied zwischen zwei Signalen in einem Differentialpaar, die am Empfänger ankommen.
Dk / Df	Dielektrizitätskonstante / Verlustfaktor	Materialeigenschaften, die die Signalgeschwindigkeit (Dk) und den Signalverlust (Df) bestimmen.
CTE	Wärmeausdehnungskoeffizient	Wie stark sich das Material bei Hitze ausdehnt; entscheidend für die Zuverlässigkeit großer BGAs und tiefer Vias.
HDI	High Density Interconnect	Technologie, die Microvias, Blindvias und Buried Vias verwendet, um die Routing-Dichte zu erhöhen.
VIPPO	Via-in-Pad Plated Over	Eine Via direkt in ein Bauteil-Pad zu platzieren, zu füllen und zu überplattieren, um Platz zu sparen.
TDR	Zeitbereichsreflektometrie	Messtechnik zur Überprüfung der charakteristischen Impedanz von PCB-Leiterbahnen.

Fazit

Der Bau einer Rechenzentrum-Switch-Leiterplatte geht nicht nur darum, Komponenten zu verbinden; es geht darum, die Physik der Hochgeschwindigkeitssignalübertragung zu beherrschen. Von der Auswahl des richtigen Materials mit extrem geringen Verlusten bis zur präzisen Rückbohrung und Impedanzkontrolle beeinflusst jeder Schritt den endgültigen Durchsatz und die Zuverlässigkeit des Netzwerks. Ganz gleich, ob Sie einen neuen 800G-Switch prototypisieren oder die Produktion für eine Hyperscale-Bereitstellung skalieren, APTPCB bietet die technische Unterstützung und die fortschrittlichen Fertigungskapazitäten, die für diese komplexen Architekturen erforderlich sind. Stellen Sie sicher, dass Ihr Design produktionsreif ist, indem Sie unser Ingenieurteam frühzeitig im Prozess konsultieren.