Vom APTPCB Engineering Team · Zuletzt aktualisiert am 28. Juni 2026 · Ausgerichtet an JEDEC HBM3 (JESD238), IPC-2226 (HDI Design), IPC-6012 Class 3 und IPC-9252 (Electrical Test).

Ein HBM3 Interposer PCB ist das High-Density-Substrat, das das 1.024-Bit-Interface zwischen einer GPU/einem ASIC und seinem gestapelten HBM3-Speicher mit bis zu 6,4 Gbps pro Pin (≈819 GB/s pro Stack, nach JEDEC JESD238) trägt. Bei diesen Datenraten wird das Substrat unter dem 2.5D-Package zu einem Engpass für Signal Integrity und Zuverlässigkeit — nicht nur zu einem reinen Träger. Dieser Leitfaden behandelt die entscheidenden Spezifikationen, die Kompromisse bei Material und Stack-up sowie eine DFM-Checkliste, die Sie einem Fertiger übergeben können.

Die wichtigsten Erkenntnisse

Was es ist: In einem 2.5D AI/HPC-Package sitzen die GPU/das ASIC und die HBM3-Stacks Seite an Seite auf einem Silicon (oder RDL/Organic) Interposer, der auf einem Build-up Package Substrate montiert ist, welches dann auf dem System PCB montiert wird. "HBM3 interposer PCB" ist der gängige Suchbegriff, aber das Teil, das PCB- und Substrat-Hersteller tatsächlich bauen, ist das Fine-Line Build-up Substrate unter dem Interposer.
Interface-Realität: HBM3 ist ein breites, quellsynchrones paralleles Interface (1.024-Bit pro Stack), kein SerDes-Link. Die meisten DQ-Leitungen sind Single-Ended; Clocks und Strobes sind differentiell. Das ändert, welche Spezifikationen wichtig sind: Skew, Crosstalk und die Kontinuität der Reference-Planes dominieren neben dem Loss.
Entscheidende Spezifikationen: Insertion Loss (~0,8–1,5 dB/Zoll bei 3,2 GHz Nyquist), strenge Impedanzkontrolle, CTE-Matching über Die/Interposer/Substrat hinweg und Warpage unter ~100 µm beim Reflow.
Materialien sind nicht verhandelbar: Ultra-Low-Loss-Laminate (z. B. Megtron 7, Tachyon 100G) sowie HVLP/VLP Kupfer sind erforderlich; Standard FR-4 ist nicht brauchbar.
Kontext 2026: HBM3E (8–9,8 Gbps/Pin) ist das Volumenbauteil, und JEDEC hat HBM4 im April 2025 ratifiziert (2.048-Bit-Bus). Ein Design für HBM3 heute bedeutet, für eine Roadmap zu entwerfen, die breiter, nicht nur schneller wird — planen Sie die Routing-Dichte (Routing density) entsprechend.
Validierung geht über Kontinuität hinaus: TDR für Impedanz, VNA für Insertion Loss, IST für die Zuverlässigkeit von Microvias und Shadow Moiré / Warpage-Simulation für Koplanarität.

Was ist ein HBM3 Interposer PCB? (und wo es im 2.5D Stack sitzt)

Die häufigste Ursache für Angebotsfehler bei diesen Projekten ist die Bezeichnung von vier verschiedenen Dingen mit einem Namen. Daher steht eine präzise Terminologie an erster Stelle.

In einem modernen AI Accelerator sieht der Assembly Stack-up von oben nach unten so aus:

Dies: Der GPU/ASIC Logic Die und die HBM3 Memory Cubes, verbunden durch Microbumps.
Interposer: Ein Silicon Interposer (mit Through-Silicon Vias) oder ein Redistribution-Layer (RDL)/Organic Interposer, der die Tausenden von Die-to-Die-Verbindungen routet. Hier lebt die 2-µm-Klasse (Line/Space). TSMC CoWoS und Intel EMIB dominieren hier.
Package Substrate: Ein High-Layer-Count Build-up Substrate (ABF/BT-Klasse), das die I/O des Interposers auf ein Ball-Grid Array (BGA) auffächert (Fan-out). Dies ist der Fine-Line-, PCB-ähnliche Teil.
System PCB: Das Motherboard, auf das das Package gelötet wird.

Wenn Einkäufer von "HBM3 interposer PCB" sprechen, meinen sie fast immer das Build-up Substrate (und die Organic/RDL Interposer-Technologien, die Silizium zunehmend ersetzen) — nicht den Silicon Interposer selbst, der in einer Wafer-Fabrik und nicht in einem PCB-Shop hergestellt wird. Dieser Leitfaden konzentriert sich auf diese Fertigung der Substratklasse und die "Substrate-like PCB" (SLP) Prozesse, die die Brücke zwischen traditioneller PCB- und IC-Substrat-Herstellung schlagen. Er deckt nicht das interne Design des HBM3 DRAM Die ab.

HBM3 vs HBM3E vs HBM4: Was sich für das Substrat geändert hat

Wenn Sie 2026 mit einem Design beginnen, entwerfen Sie für ein sich bewegendes Ziel, und Ihre Substrat-Entscheidungen sollten den nächsten Node antizipieren.

Generation	Per-Pin Rate	Busbreite / Stack	Bandbreite pro Stack	Auswirkung auf Substrat
HBM3 (JESD238, 2022)	bis zu 6,4 Gbps	1.024-Bit	~819 GB/s	Baseline Fine-Line Build-up + Low-Loss Laminat.
HBM3E (Volumen)	~8–9,8 Gbps	1.024-Bit	~1,2 TB/s	Gleiche Busbreite; engeres Loss-Budget, glatteres Kupfer.
HBM4 (JESD270, ratifiziert Apr 2025)	~6,4–8 Gbps	2.048-Bit	~2 TB/s	Busbreite verdoppelt sich. Routing-Dichte und Microvia-Stacking werden deutlich schwieriger; feinerer Interposer Bump Pitch.

Die Schlagzeile für Board- und Substrat-Ingenieure: HBM4 gewinnt durch Breite, nicht durch Schnelligkeit. Die Per-Pin Raten ähneln denen von HBM3, aber die verdoppelte I/O-Breite ist eine Herausforderung für Routing und Registration, nicht für Loss. Wenn Ihre Plattform möglicherweise migriert, designen Sie Fan-out und Stack-up jetzt mit Dichte-Reserven (Density headroom).

Entscheidende Spezifikationen: Insertion Loss, Impedanz, CTE, Warpage

Sobald der Umfang klar ist, wird Qualität messbar. Die folgende Tabelle listet die Parameter auf, die darüber entscheiden, ob ein HBM3-Substrat funktioniert.

Metrik	Warum es wichtig ist	Typischer Bereich oder Einflussfaktoren	Wie gemessen
Insertion loss	Übermäßiger Loss erodiert das Eye und korrumpiert Daten.	~0,8–1,5 dB/Zoll bei der 3,2 GHz Nyquist (6,4 Gbps); Charakterisierung des Kanals bis zu ~16 GHz (≈5. Harmonische) für Edge-Rate Content. Bestimmt durch das Laminat-Df.	Vector Network Analyzer (VNA).
Impedanz — DQ (Single-ended)	Reflexionen fügen dem Datenbus Jitter und ISI hinzu.	Single-Ended Ziele typischerweise ~40–50 Ω; der DQ-Bus ist Single-Ended, nicht differentiell.	TDR.
Impedanz — Clock/Strobe (Differentiell)	Clock/Strobe-Paare sind differentiell.	~80 Ω differentiell; Kontrolle auf ±10% (verschärft auf ±5–7% bei geringer Marge). Hinweis: 85/100 Ω Diff-Ziele gehören zu Host-seitigen SerDes-Links, nicht zum HBM DQ-Bus.	TDR.
CTE (X/Y und Z)	Ein Mismatch zwischen Silizium (~~2,6 ppm/°C) und organischem Substrat (~~12–17 ppm/°C) führt zu Warpage und Verbindungsfehlern.	X/Y: 10–14 ppm/°C; Z: < 40 ppm/°C.	TMA (Thermomechanical Analysis).
Line/Space (L/S)	Legt die Routing-Dichte für Tausende von Netzen fest.	15/15 µm oder feiner für RDL/Organic Interposer; ~30/30 µm für Build-up Substrate (mSAP).	AOI + Querschliff (Cross-section).
Copper surface roughness	Raues Kupfer erhöht Skin-Effect-Loss.	Rz < 2,0 µm (VLP/HVLP Kupferfolie).	Profilometer / SEM.
Via registration	Fehlausrichtung öffnet Verbindungen in dichten BGA-Feldern.	±10 µm bis ±25 µm je nach Layer Count.	X-ray.

Verwenden Sie den Impedance Calculator für erste Trace-Breiten und validieren Sie diese dann mit dem Stack-up Ihres Fertigers — Etch-Faktoren und Glas-Stil verschieben die reale Zahl.

Wie man Materialien und Stack-up nach Anwendung auswählt

Unterschiedliche Programme priorisieren unterschiedliche Einschränkungen. Die richtige HBM3-Substrat-Strategie hängt davon ab, ob Sie nach maximaler Performance, Kosten, Zuverlässigkeit oder First-Pass Yield streben.

1. AI Training Accelerators (Maximale Performance)

Priorität: Signal Integrity und thermischer Headroom.
Kompromiss: Höhere Kosten und längere Vorlaufzeit (Lead time).
Empfehlung: Ultra-Low-Loss-Laminate (Panasonic Megtron 7, Isola Tachyon 100G) und HDI PCB mit 4+ Build-up-Lagen (Any-Layer HDI). Gehen Sie keine Kompromisse bei der Materialqualität ein, um Kosten zu sparen.

2. Edge / Inference Accelerators (Kostenempfindlich)

Priorität: Kosten und Formfaktor.
Kompromiss: Kürzere nutzbare Trace-Länge.
Empfehlung: Mid-Loss-Materialien können funktionieren, wenn das Routing von ASIC zu HBM3 sehr kurz ist. Impedanzkontrolle bleibt obligatorisch.

3. Luft- und Raumfahrt & Verteidigung (Zuverlässigkeit)

Priorität: Langzeit-Zuverlässigkeit bei harten thermischen Zyklen (Thermal cycling).
Kompromiss: Eingeschränktes, qualifiziertes Materialset.
Empfehlung: Priorisieren Sie CTE-Matching und Delaminationsresistenz; High-Tg-Materialien und Server/Data-Center PCB Fertigungsqualität nach IPC Class 3.

4. Prototyping / NPI (Geschwindigkeit und Yield)

Priorität: Schneller, vorhersehbarer erster Build.
Kompromiss: Entspannte Dichte, um die Ausbeute (Yield) zu schützen.
Empfehlung: Vereinfachen Sie den Stack-up; vermeiden Sie heldenhaftes L/S (halten Sie ≥ 40 µm, wo das Design es zulässt), damit die erste Charge für Funktionstests yieldet.

5. High Thermal-Load Packages

Priorität: Wärmeabfuhr.
Kompromiss: Komplexere mechanische Montage.
Empfehlung: Heavy-Copper Power/Thermal Planes und ein flaches Finish (ENEPIG) für den Kühlkörperkontakt.

6. Organic/RDL Interposer vs Silicon Interposer

Die Entscheidung: Silizium ist dichter, aber teuer; Organic/RDL ist billiger mit Routing-Grenzen.
Empfehlung: L/S unter ~2 µm impliziert einen Silicon Interposer (Wafer-Fabrik-Territorium). L/S von 10–15 µm ist die Zone, in der ein Organic/RDL Interposer oder ein Substrate-like PCB (SLP) machbar ist — und in der APTPCB Sie hinsichtlich Herstellbarkeit beraten kann.

HBM3 Substrate Design & Manufacturing Checkliste

HBM3 substrate AOI and process verification

Diese Checkliste macht aus einem HBM3-Design ein Board, das yieldet (Ertrag bringt).

Stack-up Definition — Empfehlung: Symmetrisch, gerader Layer Count. Risiko: Asymmetrische Stacks biegen sich beim Reflow (Bowing) und knacken Microbumps. Akzeptanz: Simulation < 1% Warpage.
Material-Validierung — Empfehlung: Dk < 3,5 und Df < 0,005 bei 10 GHz. Risiko: Dämpfung begrenzt die erreichbare Datenrate. Akzeptanz: Bestätigung gegen Isola/Megtron Datenblätter bei Frequenz.
Via Design & Fan-out — Empfehlung: Gestapelte (Stacked) oder versetzte (Staggered) Microvias im BGA-Feld, keine PTHs. Risiko: PTH-Stubs verschlechtern SI und verschwenden Platz. Akzeptanz: DFM Aspect Ratio ~0,8:1 für Microvias.
Power Integrity — Empfehlung: Angrenzende Power/Ground-Planes für Interplane Capacitance. Risiko: Voltage Droop verursacht HBM3-Fehler unter Last. Akzeptanz: IR-Drop < 3% der Rail.
Length Matching — Empfehlung: Matching innerhalb einer Byte-Lane (≤ 0,5 mm oder nach Spezifikation). Risiko: Timing Skew bricht den parallelen Bus. Akzeptanz: CAD Report.
Solder-Mask Registration — Empfehlung: Laser Direct Imaging (LDI). Risiko: Maske auf Pads verhindert ein Aufsitzen (Seating). Akzeptanz: Registration ±10 µm.
Surface Finish — Empfehlung: ENEPIG oder Solder-on-Pad. Risiko: ENIG Black-Pad; HASL zu uneben für Fine Pitch. Akzeptanz: Ebenheitsmessung.
Warpage Simulation — Empfehlung: Den vollen Reflow-Profil-Zyklus bis 260 °C simulieren. Risiko: "Smile/Cry" Warp öffnet Eckverbindungen. Akzeptanz: Shadow Moiré Simulation.
Impedanz Test Coupons — Empfehlung: Rail Coupons, die das Inner-Layer Routing spiegeln. Risiko: Produktion driftet vom Modell ab. Akzeptanz: TDR innerhalb von ±5%.
Final Electrical Test — Empfehlung: 100% Netlist (Flying Probe oder Bed-of-Nails). Risiko: Opens (Unterbrechungen) im tiefen HDI sind irreparabel. Akzeptanz: IPC-9252 Class 3 Pass.

Häufige Fehler bei HBM3 Interposer PCBs (und Lösungen)

Dies sind die Fehlermuster, die Teams in die Falle locken, wenn sie 2.5D zum ersten Mal einsetzen.

Es behandeln wie Standard HDI. Lösung: HBM3-Substrate erfordern eine engere Registration und einen feineren Pitch (oft < 40 µm) als Mainstream HDI; budgetieren Sie dies ein.
Ignorieren von Keep-out Zones. Lösung: HBM3-Stacks und der ASIC benötigen Platz für das Dispensen von Underfill — Assembly-Regeln bestätigen, bevor das Layout finalisiert wird.
Verwendung von Standard FR-4. Lösung: Df und CTE disqualifizieren es; Low-Loss-Laminate verwenden, die für advanced PCB manufacturing vorgesehen sind.
Kreuzen von geteilten Reference Planes (Split reference planes). Lösung: Eine Diskontinuität im Return-Path verursacht EMI- und SI-Fehler; halten Sie eine kontinuierliche Referenz unter jedem High-Speed Net.
Unterschätzen des CTE Mismatch. Lösung: Silizium (~~2,6) vs. Organisch (~~14) ist die Fehlerquelle Nr. 1; verwenden Sie Underfill, Stiffeners (Versteifungen) und Substratmaterialien mit niedrigerem CTE.
Zu wenig Decoupling. Lösung: HBM3 schaltet Strom schnell; platzieren Sie Low-Inductance Kondensatoren (Caps) Via-in-Pad auf der Rückseite, um Loop Inductance zu reduzieren.
Zu lockere Ebenheits-Vorgaben (Flatness callouts). Lösung: Selbst 50 µm lokale Varianz öffnet Fine-Pitch-Joints; spezifizieren Sie Bow/Twist < 0,5% in der Fab-Zeichnung.

Kosten, Vorlaufzeit, Materialien & Tests: HBM3 Substrat FAQ

1. Was treibt die Kosten eines HBM3-Substrats in die Höhe? Zwei Dinge: Material (Low-Loss Laminate kosten 3–5× so viel wie FR-4) und HDI Layer Count. Ein 4+N+4 Stacked-Microvia Build kostet weitaus mehr als ein Standard-Multilayer.

2. Wie unterscheidet sich das HBM3-Testen von einem Standard PCB? Über Open/Short hinaus fügen Sie Impedanztests mit engerer Toleranz (±5%) hinzu und meistens Interconnect Stress Testing (IST), um zu beweisen, dass Microvias Thermal Cycling überstehen.

3. Was sind typische Vorlaufzeiten (Lead times)? Etwa 4–6 Wochen für Prototypen und 6–8 Wochen für die Serienfertigung, abhängig von Laminierungszyklen und der Verfügbarkeit von Spezialmaterial. Expedites sind durch die Physik des Aushärtens (Cure) begrenzt.

4. Welche Materialien eignen sich für HBM3-Designs? Laminate mit niedrigem Dk/Df — Panasonic Megtron 6/7, Isola Tachyon 100G und Rogers RO4000-Serie auf bestimmten Lagen — ausgewählt nach Frequenz und Budget.

5. Was ist die Warpage Akzeptanzgrenze? Im Allgemeinen < 0,75% der Diagonale; für große Packages ist eine harte Grenze von ~100–150 µm maximaler Durchbiegung (Deflection) üblich, um BGA Reflow sicherzustellen.

6. Kann ich Standard-Kupferfolie verwenden? Nein — verwenden Sie HVLP/VLP Kupfer. Standard-Rauheit verhält sich bei HBM3-Frequenzen wie zusätzlicher Widerstand (Skin Effect).

7. Wie gehe ich mit dem Thermal Management auf dem Substrat um? Thermal Vias unter Bauteil-Pads, an internes Ground angebunden, und für extremen Flux ein Metal Core oder Copper Coin.

8. Welcher Bump Pitch ist für organische Substrate erreichbar? Bis hinab auf ~130 µm für Standard-Substrate, und ~40–50 µm für Substrate-like PCBs unter Verwendung von modified Semi-Additive (mSAP) Prozessen.

Tools & Verwandte Ressourcen

Impedance Calculator: Schätzung von Single-Ended und Differential Trace-Breiten — Impedance Calculator.
Material Library: Vergleichen Sie Eigenschaften von Isola, Megtron und Rogers — Materials.
DFM Guidelines: HDI- und Fine-Pitch Fertigungslimits — DFM Guidelines.
Verwandter Artikel: Thermische und Warpage-Kontrolle während der Bestückung — Warpage Control During Assembly.

HBM3 Interposer PCB Glossar

Begriff	Definition
2.5D packaging	Dies werden nebeneinander auf einem Interposer platziert, der auf einem Substrat/PCB sitzt.
Interposer	Der Fine-Pitch Routing-Layer (Silizium oder RDL/Organic) zwischen Die und Substrat.
Build-up substrate	Der Träger mit hohem Layer Count und Fine-Line (ABF/BT-Klasse), der Interposer-I/O auf ein BGA auffächert.
TSV	Through-Silicon Via — eine vertikale Verbindung durch ein Silizium-Die/einen Interposer.
Microbump	Sehr kleine Lötkugel (Solder bump), die Die mit Interposer verbindet.
CoWoS	TSMC "Chip-on-Wafer-on-Substrate" 2.5D Packaging unter Verwendung eines Silicon Interposers.
EMIB	Intel "Embedded Multi-die Interconnect Bridge" — in ein organisches Substrat eingebettete Siliziumbrücken.
CTE	Coefficient of thermal expansion (Wärmeausdehnungskoeffizient).
Underfill	Epoxid, das unter das Die/den Interposer gespritzt wird, um mechanischen Stress abzubauen.
HDI	High-density interconnect (Microvias, Blind/Buried Vias).
mSAP	Modified Semi-Additive Process — ermöglicht feinere Linien als subtraktives Ätzen (Subtractive etching).
Insertion loss	Signal-Leistungsverlust entlang einer Leiterbahn/Übertragungsleitung.
Nyquist frequency	Die Hälfte der Datenrate (3,2 GHz für 6,4 Gbps); der Referenzpunkt für Loss-Spezifikationen.
Any-layer HDI	Struktur, die Vias zwischen beliebigen Lagen erlaubt, für maximale Routing-Freiheit.

Fazit & Nächste Schritte

Ein funktionierendes HBM3-System benötigt mehr als einen sauberen Schaltplan; es erfordert eine Substrat-Strategie, die Loss, Thermik, CTE und Herstellbarkeit ausbalanciert — mit ausreichend Dichte-Reserven (Density headroom), um den Übergang zum breiteren Bus von HBM4 zu überstehen. Wenn Datenraten und I/O-Zahlen steigen, verschwindet die Fehlermarge (Margin for error) im Substrat.

Für ein DFM-Review halten Sie bereit:

Gerber (RS-274X) oder ODB++ Daten.
Stack-up Anforderungen — Impedanzziele (Single-Ended DQ und Differential Clock/Strobe) und Layer-Count Einschränkungen.
Material Spezifikationen (z. B. "Megtron 7 oder gleichwertig").
Bohrdateien (Drill files), die Through, Blind und Buried Vias unterscheiden.
Netlist für IPC-9252 Tests.

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