Das Entwerfen von In-Circuit-Test (ICT) auf dichten Leiterplatten – Kurzantwort (30 Sekunden)
Das Entwerfen von In-Circuit-Test (ICT)-Punkten für hochdichte Verbindungen (HDI) oder überfüllte Layouts erfordert ein Gleichgewicht zwischen Testabdeckung und physischen Platzbeschränkungen. Befolgen Sie diese Kernrichtlinien, um die Herstellbarkeit bei APTPCB (APTPCB PCB Factory) zu gewährleisten:
- Mindest-Padgröße: Streben Sie einen Durchmesser von 0,8 mm (32 mil) für Standardzuverlässigkeit an. Bei extrem dichten Platinen sind 0,6 mm (24 mil) das absolute Minimum für einen genauen Sondenkontakt.
- Abstand (Rastermaß): Halten Sie einen Mittenabstand von 1,27 mm (50 mil) zwischen den Testpunkten ein, um Standard-Sonden zu ermöglichen. Ein Unterschreiten dieses Abstands (z. B. 0,635 mm) erfordert teure, zerbrechliche Spezialvorrichtungen.
- Bauteilabstand: Halten Sie Testpunkte mindestens 0,5 mm bis 1,0 mm von Bauteilkörpern entfernt, um zu verhindern, dass die Vorrichtungsplatte Bauteile zerdrückt.
- Einseitige Strategie: Platzieren Sie alle Testpunkte nach Möglichkeit auf der Unterseite (Lötseite). Zweiseitige Vorrichtungen (Clamshells) erhöhen die Kosten und die Komplexität erheblich.
- Lötstopplack: Testpunkte müssen frei von Lötstopplack sein. Definieren Sie eine Maskenerweiterung von 0,075 mm (3 mil) größer als das Pad, um eine saubere Kontaktfläche zu gewährleisten.
- Rasterausrichtung: Platzieren Sie Testpunkte nach Möglichkeit auf einem 2,54 mm (100 mil) Raster, um die Kosten für das Bohren der Vorrichtung zu senken, selbst wenn der Rest der Platine ein feineres Raster verwendet.
Das Entwerfen von In-Circuit-Test (ICT) auf dichten Leiterplatten anwendbar ist (und wann nicht)
Zu verstehen, wann ICT-Punkte auf ein dichtes Layout gezwungen werden sollten, anstatt Strategien zu wechseln, ist entscheidend für die Kostenkontrolle.
Wann diese Strategie anwendbar ist:
- Großserienproduktion: Sie fertigen über 1.000 Einheiten, wobei die Geschwindigkeit des ICT (Sekunden pro Platine) den Designaufwand und die Kosten für die Prüfvorrichtung rechtfertigt.
- Komplexe digitale Logik: Sie müssen Komponentenwerte, Ausrichtung und offene/kurze Verbindungen bei dichten BGA- oder QFN-Implementierungen überprüfen.
- Stabiles Design: Das PCB-Layout ist finalisiert; häufige Änderungen würden teure Neuwerkzeuge für die Prüfvorrichtung erfordern.
- Automobil-/Medizinstandards: Die Industrie erfordert eine 100%ige Testabdeckung für Zuverlässigkeit, was physischen Zugang zu den Netzen erforderlich macht.
Wann es nicht anwendbar ist (und Alternativen):
- Prototypen/Geringe Stückzahlen: Für Chargen unter 100 Einheiten ist das Flying-Probe-Testverfahren überlegen, da es keine Prüfvorrichtung erfordert und kleinere Pads (bis zu 0,15 mm) erreichen kann.
- Extremes HDI: Wenn die Platine selbst für 0,6-mm-Pads zu dicht ist, sollten Sie Boundary Scan (JTAG) oder Funktionstests (FCT) anstelle von physischen Testpunkten in Betracht ziehen.
- Hochgeschwindigkeits-HF-Signale: Das Hinzufügen von Testpunkt-Stubs zu impedanzkontrollierten Leitungen (z. B. PCIe, DDR) kann die Signalintegrität beeinträchtigen.
- Hohe Bauteile auf beiden Seiten: Wenn hohe Bauteile den Zugang auf beiden Seiten blockieren, kann eine Standard-Nadelbett-Prüfvorrichtung mechanisch unmöglich sein.
Das Entwerfen von In-Circuit-Test (ICT) auf dichten PCBs: Regeln und Spezifikationen (Schlüsselparameter und Grenzen)
Die strikte Einhaltung dieser Parameter gewährleistet, dass die Prüfvorrichtung zuverlässig gebaut werden kann. Abweichungen von diesen Werten führen oft zu Fehlern oder beschädigten Leiterplatten.
| Regel | Empfohlener Wert | Warum es wichtig ist | Wie zu überprüfen | Bei Missachtung |
|---|---|---|---|---|
| Prüfpunkt-Durchmesser | 1,0 mm (bevorzugt) / 0,8 mm (Standard) | Größere Ziele reduzieren die Fehlertrefferquote der Prüfspitze aufgrund von Toleranzakkumulation. | CAD DFM-Prüfung / Gerber-Viewer | Hohe Fehlerrate; Prüfspitzen treffen die Maske statt des Metalls. |
| Minimaler Rasterabstand (Mitte-zu-Mitte) | 2,54 mm (100 mil) oder 1,91 mm (75 mil) | Ermöglicht die Verwendung robuster, langlebiger Prüfspitzen (100 mil Prüfspitzen). | CAD-Designregeln (DRC) | Erfordert 50-mil- oder 39-mil-Prüfspitzen, die zerbrechlich und teuer sind. |
| Bauteilhöhenfreiheit | > 3,0 mm von hohen Bauteilen | Die obere Platte der Vorrichtung benötigt Freiraum, um Bauteile nicht zu zerdrücken. | 3D-Freiraumprüfung | Vorrichtung kann nicht schließen; physische Beschädigung von Kondensatoren/Steckverbindern. |
| Randabstand | 3,0 mm - 5,0 mm | Die Vakuumdichtung benötigt Platz am Platinenrand. | Messung von der Platinenumrisslinie | Vakuumleckage; Platine kann nicht für den Test fixiert werden. |
| Lötstoppmaskenöffnung | Pad + 0,15 mm (6 mil) | Gewährleistet 100 % freiliegendes Kupfer für den Kontakt. | Gerber-Lötstoppmaskenschicht | Prüfspitze kontaktiert Maske; intermittierende offene Stromkreise gemeldet. |
| Via-in-Pad für den Test | Gefüllt & Überplattiert | Offene Vias fangen Flussmittel ein oder ermöglichen Luftlecks (Vakuumverlust). | Fertigungszeichnungen (Anmerkungen) | Vakuumlecks; schlechter Kontakt, wenn die Prüfspitze in das Via-Loch eindringt. |
| Testpunktverteilung | Gleichmäßig verteilt | Verhindert Verbiegen der Platine unter Sondendruck. | Visuelle Dichteprüfung | Platine biegt sich, was zu Spannungsrissen an Lötstellen führt. |
| Signalstubs | Länge minimieren | Lange Leiterbahnen zu Testpunkten wirken als Antennen. | Signalintegritätssimulation | Datenfehler in Hochgeschwindigkeitsschaltungen; EMV-Fehler. |
| Sondentypauswahl | Meißel- oder Kronenspitze | Gewährleistet Kontakt durch Flussmittelrückstände. | Prüftechnik-Überprüfung | Schlechter Kontaktwiderstand; falsche "offene" Fehler. |
| Netzabdeckung | 100 % der Netze (Ideal) | Stellt sicher, dass alle elektrischen Verbindungen überprüft werden. | Netzlistenvergleich | Fehler gelangen in den Funktionstest oder ins Feld. |
Testpunkt-Design für Das Entwerfen von In-Circuit-Test (ICT) auf dichten Leiterplatten: Implementierungsschritte (Prozess-Checkpoints)
Die Implementierung von Testpunkten auf einer dichten Platine ist ein iterativer Prozess. Befolgen Sie diese Schritte, um die Abdeckung zu maximieren, ohne das Layout zu beeinträchtigen.
Kritische Netze und Ausschlüsse identifizieren
- Aktion: Eine Netzliste erstellen. Hochgeschwindigkeits-Differenzialpaare (USB, HDMI) als "Nicht testen" oder "Nur am Stecker testen" markieren, um Stubs zu vermeiden.
- Prüfung: Sicherstellen, dass empfindliche analoge Leitungen nicht in der Nähe von rauschbehafteten digitalen Testpunkten verlegt werden.
Die Testgitterstrategie festlegen
- Aktion: Konfigurieren Sie Ihr CAD-Gitter auf 2,54 mm (100 mil). Versuchen Sie zuerst, Testpunkte auf diesem Gitter zu platzieren. Wenn die Dichte zu hoch ist, wechseln Sie zu einem 1,27 mm (50 mil) Gitter.
- Prüfung: Überprüfen Sie, dass mindestens 80 % der Punkte auf dem primären Gitter liegen, um die Kosten für die Prüfvorrichtung zu senken.
Platzierung auf der Unterseite priorisieren
- Aktion: Platzieren Sie alle Testpunkte auf der Unterseite. Wenn die Unterseite mit dichten Komponenten bestückt ist, suchen Sie nach freien Bereichen oder fächern Sie von BGA-Pads zur Unterseite aus.
- Prüfung: Bestätigen Sie, dass sich keine Testpunkte auf der Oberseite befinden, es sei denn, eine Klappvorrichtung ist eingeplant.
Vias in Testpunkte umwandeln (Die "Dichte" Strategie)
- Aktion: Bei HDI-Leiterplattentechnologie-Designs passen Standard-Pads möglicherweise nicht. Verwenden Sie vorhandene Vias als Testpunkte. Stellen Sie sicher, dass diese Vias auf der Testseite nicht abgedeckt (mit Maske bedeckt) sind.
- Prüfung: Geben Sie "gefüllte und verschlossene" Vias an, wenn die Sonde direkt auf dem Via landen muss, um Vakuumverlust zu vermeiden.
Mechanische Freiräume überprüfen
- Aktion: Führen Sie eine Freiraumprüfung speziell für die Testvorrichtung durch. Stellen Sie sicher, dass kein Testpunkt innerhalb von 1,0 mm von einem Bauteilkörper liegt.
- Prüfung: Suchen Sie nach hohen Kondensatoren oder Steckverbindern, die die Sondenplatte stören könnten.
IPC-D-356 Dateien generieren
- Aktion: Exportieren Sie die IPC-D-356 Netzlistendatei zusammen mit den Gerbern. Diese Datei enthält die X-Y-Koordinaten und Netznamen speziell für die Vorrichtungsfertigung.
- Prüfung: Öffnen Sie die Datei in einem Texteditor oder Viewer, um zu bestätigen, dass die Testpunktkoordinaten mit dem Layout übereinstimmen.
Das Entwerfen von In-Circuit-Test (ICT) auf dichten Leiterplatten – Fehlerbehebung (Fehlermodi und Korrekturen)
Selbst bei gutem Design treten während der NPI-Phase Probleme auf. Hier erfahren Sie, wie Sie häufige ICT-Probleme im Zusammenhang mit dichten Layouts beheben können.
Symptom: Zeitweise "Offen"-Fehler
- Ursache: Flussmittelrückstände auf kleinen Testpads (0,6 mm) verhindern den elektrischen Kontakt.
- Behebung: Sondenspitzenstil auf "Krone" oder "Speer" ändern, um Flussmittel zu durchstechen. Pad-Größe wenn möglich erhöhen.
- Prävention: Ein weniger aggressives Flussmittel spezifizieren oder sicherstellen, dass die Waschprozesse optimiert sind.
Symptom: Platinenbiegung/-rissbildung
- Ursache: Hohe Sondendichte (z.B. 30 Sonden pro Quadratzoll) erzeugt übermäßigen Aufwärtsdruck.
- Behebung: "Drückerstangen" auf der Oberseite der Vorrichtung hinzufügen, um den Druck auszugleichen.
- Prävention: Testpunkte gleichmäßig über die Leiterplatte verteilen; vermeiden, sie in einer Ecke zu bündeln.
Symptom: Vakuumleckage
- Ursache: Offene Vias, die als Testpunkte verwendet werden, lassen Luft durch, was verhindert, dass die Vorrichtung abdichtet.
- Behebung: Eine Dichtung an der Vorrichtung verwenden oder Vias manuell mit Klebeband abdichten (temporär).
- Prävention: "Tented Vias" für Nicht-Test-Vias und "Filled Vias" für Test-in-Via-Designs spezifizieren.
Symptom: Falsche Kurzschlüsse
- Ursache: Testpads sind zu nah beieinander (Verletzung des 50-mil-Abstands), wodurch Sondennadeln sich berühren oder in der Vorrichtung anlehnen.
- Behebung: Vorrichtung mit isolierten Hülsen neu bohren oder Sonden mit kleinerem Durchmesser (39 mil) verwenden.
- Prävention: Während des Layouts strikt die Mindestabstandsregeln einhalten.
Das Entwerfen von In-Circuit-Test (ICT) auf dichten Leiterplatten (Entwurfsentscheidungen und Kompromisse)
Wenn der Platz begrenzt ist, müssen Sie zwischen verschiedenen Testphilosophien wählen.
ICT-Testpunkte vs. Flying Probe Für dichte Leiterplatten bieten ICT-Testdienstleistungen Geschwindigkeit (10-30 Sekunden/Platine), erfordern aber physischen Platz für 0,8-mm-Pads. Flying Probe benötigt praktisch keinen zusätzlichen Platz (kann Bauteilbeine prüfen), dauert aber über 15 Minuten pro Platine.
- Entscheidung: Verwenden Sie ICT für Volumen >1.000/Jahr. Verwenden Sie Flying Probe für Prototypen oder ultra-dichte Platinen, wo Testpunkte unmöglich sind.
100% Abdeckung vs. Abdeckung kritischer Netze Auf dichten Platinen ist es oft unmöglich, einen Testpunkt für jedes Netz unterzubringen.
- Strategie: Priorisieren Sie Stromschienen, Takte, Resets und aktive Datenleitungen. Überspringen Sie passive Netze zwischen Serienwiderständen, wenn der Platz knapp ist. Verlassen Sie sich für den Rest auf AOI (Automated Optical Inspection).
Standard-Sonden vs. Bead Probes „Bead Probes“ sind eine spezialisierte Technologie (oft mit Keysight verbunden), bei der eine kleine Lötperle direkt auf einer Leiterbahn platziert wird, wodurch die Notwendigkeit eines großen Pads entfällt.
- Kompromiss: Dies ermöglicht extreme Dichte, erfordert aber sehr teure, hochpräzise Vorrichtungen und spezifische Lizenz-/Softwarefunktionen beim Bestücker.
Das Entwerfen von In-Circuit-Test (ICT) auf dichten Leiterplatten FAQ (Kosten, Lieferzeit, häufige Defekte, Abnahmekriterien, DFM-Dateien)
1. Was ist der Mindestabstand für Testpunkte auf einer dichten Leiterplatte? Der absolute Mindestabstand von Mitte zu Mitte beträgt für standardmäßige, kostengünstige Prüfadapter üblicherweise 1,27 mm (50 mil). Spezialisierte Prüfadapter können 0,635 mm (25 mil) handhaben, dies verdoppelt oder verdreifacht jedoch die Kosten des Prüfadapters und verkürzt die Lebensdauer der Prüfspitzen.
2. Kann ich Bauteil-Pads als Testpunkte verwenden? Im Allgemeinen nein. Das direkte Prüfen von Bauteilanschlüssen oder Lötstellen ist riskant, da die Prüfspitze abrutschen und das Bauteil beschädigen oder einen falschen Fehler verursachen kann. Dedizierte Test-Pads werden immer bevorzugt. Bei großen THT-Bauteilen kann der Anschluss jedoch manchmal geprüft werden.
3. Wie viel kostet ein ICT-Prüfadapter für eine dichte Leiterplatte? Ein standardmäßiger einseitiger Prüfadapter kostet je nach Anzahl der Knoten zwischen 1.500 und 4.000 US-Dollar. Ein doppelseitiger (Clamshell-)Prüfadapter für dichte Leiterplatten kann zwischen 5.000 und 15.000 US-Dollar kosten.
4. Welche Dateien benötigt APTPCB für die Herstellung von ICT-Prüfadaptern? Wir benötigen die Gerber-Dateien (insbesondere Kupfer-, Masken- und Bohrschichten), die BOM (Stückliste), die XY-Centroid-Datei und, entscheidend, die IPC-D-356-Netzliste.
5. Wie gehe ich mit Testpunkten für Hochgeschwindigkeits-Differenzpaare um? Platzieren Sie Testpunkte nach Möglichkeit nicht direkt auf den Hochgeschwindigkeitsleitungen. Falls erforderlich, platzieren Sie sie so nah wie möglich am Empfänger, um Stub-Reflexionen zu minimieren, oder verlassen Sie sich für diese spezifischen Netze auf Funktionstests (FCT).
6. Wie lange ist die Lieferzeit für einen kundenspezifischen ICT-Prüfadapter? Typische Lieferzeit beträgt 10 bis 15 Arbeitstage nach Designfreigabe. Komplexe doppelseitige Vorrichtungen für dichte Leiterplatten können bis zu 20 Tage dauern.
7. Wie beeinflusst die Lötstopplackdefinition die Testpunkte? Wenn die Lötstopplacköffnung zu klein oder falsch ausgerichtet ist, kann der Lack das Pad teilweise bedecken und es von der Sonde isolieren. Definieren Sie die Maskenöffnung immer 3-4 mil größer als das Pad.
Das Entwerfen von In-Circuit-Test (ICT) auf dichten Leiterplatten (verwandte Seiten und Tools)
- DFM-Richtlinien: Umfassende Designregeln für Fertigung und Montage.
- ICT-Testdienstleistungen: Details zu den In-Circuit-Testfähigkeiten von APTPCB.
- Flying-Probe-Test: Die beste Alternative für Leiterplatten, die zu dicht für ICT sind.
Das Entwerfen von In-Circuit-Test (ICT) auf dichten Leiterplatten (Schlüsselbegriffe)
| Begriff | Definition |
|---|---|
| Nadelbett | Die traditionelle Vorrichtung, die federbelastete Stifte verwendet, um Testpunkte auf der Leiterplatte zu kontaktieren. |
| Rastermaß | Der Mittelpunkt-zu-Mittelpunkt-Abstand zwischen zwei benachbarten Testpunkten. |
| Testpunkt (TP) | Ein dediziertes Kupferpad, frei von Lötstopplack, ausgelegt für den Sondenkontakt. |
| Clamshell-Vorrichtung | Eine Vorrichtung, die gleichzeitig die Ober- und Unterseite der Leiterplatte prüft. |
| IPC-D-356 | Ein Standarddateiformat, das Netzliste, Testpunkte und Koordinaten für den Vorrichtungsbau definiert. |
| DFT (Design for Test) | Die technische Praxis, ein Produkt so zu gestalten, dass es leicht zu testen ist. |
| Bead Probe | Eine Technologie, die kleine Lötperlen auf Leiterbahnen anstelle von flachen Pads verwendet, um Platz zu sparen. |
| Vacuum Fixture | Eine Vorrichtung, die Vakuumdruck verwendet, um die Leiterplatte auf die Prüfspitzen zu ziehen. |
| Node Count | Die Gesamtzahl der einzigartigen elektrischen Netze, die getestet werden müssen. |
| Coverage | Der Prozentsatz der Netze oder Komponenten, die durch die Teststrategie verifiziert werden können. |
Das Entwerfen von In-Circuit-Test (ICT) auf dichten PCBs entwerfen
Bereit, Ihr dichtes PCB-Design in Produktion zu geben? APTPCB bietet umfassende DFM-Überprüfungen, um Ihr Testpunkt-Layout zu optimieren, bevor die Fertigung beginnt, und erspart Ihnen kostspielige Vorrichtungsneugestaltungen.
Um ein präzises Angebot und eine DFM-Analyse zu erhalten, stellen Sie bitte Folgendes bereit:
- Gerber-Dateien (RS-274X-Format).
- IPC-D-356 Netlist-Datei.
- Geschätztes Produktionsvolumen (zur Empfehlung von ICT vs. Flying Probe).
- Spezifische Testabdeckungsanforderungen (z.B. 100% Netzabdeckung vs. nur kritische Stromversorgung/Signale).
Das Entwerfen von In-Circuit-Test (ICT) auf dichten PCBs
Die erfolgreiche Implementierung von wie man Testpunkte für ICT auf dichten Leiterplatten entwirft erfordert eine frühzeitige Planung in der Layoutphase. Durch die Einhaltung minimaler Padgrößen von 0,8 mm, eines Abstands von 1,27 mm und der Priorisierung der Platzierung auf der Unterseite stellen Sie sicher, dass Ihre hochdichte Platine zuverlässig und kostengünstig getestet werden kann. Das Abwägen dieser physikalischen Einschränkungen mit den Anforderungen an die Signalintegrität ist entscheidend für einen reibungslosen Übergang vom Prototyp zur Massenproduktion.