Ein CoWoS-Package verbindet Logikchips und High-Bandwidth-Memory über moderne Wafer- und Interposer-Technologien mit einem organischen Package Substrate und anschließend mit der Systemleiterplatte. Die zentrale technische Entscheidung lautet deshalb nicht nur, ob eine Leiterplatte gefertigt werden kann, sondern welche Ebene tatsächlich Gegenstand der Entwicklung und Beschaffung ist.
Das organische Trägersubstrat gehört zum Bereich des Halbleiter-Packaging. Die System- oder Beschleunigerplatine gehört zum PCB-Design. Zwischen beiden Bereichen existiert eine definierte Schnittstelle mit elektrischen, mechanischen und thermischen Übergabedaten.
Warum ein CoWoS-Package nicht wie eine normale Leiterplatte behandelt werden kann
CoWoS ist eine Advanced-Packaging-Plattform und keine spezielle Variante einer klassischen Mehrlagenleiterplatte. Die Gesamtstruktur besteht aus mehreren Verantwortungsbereichen:
| Produktebene | Typischer Verantwortlicher | Wesentliche freigegebene Daten |
|---|---|---|
| Logik-/HBM-Chips und Microbump-Schnittstelle | Chip-, Foundry- und Packaging-Team | Chip-Anordnung, Leistungsdaten, thermische Anforderungen und Verbindungsanforderungen |
| Silizium-Interposer oder RDL-Verbindungsebene | Advanced-Packaging-Anbieter | Routing-Struktur, Bump-Schnittstelle und Prozessregeln |
| Organisches Package Substrate | Package-Substrat- und OSAT-Lieferkette | Aufbau-Technologie, BGA-Belegung, Verzugswerte und Package-Qualifikation |
| System- oder Accelerator-PCB | OEM und PCB-Hersteller | Layeraufbau, Escape-Routing, Stromversorgung, Steckverbinder und Leiterplattenprüfung |
| Kühlung und mechanische Integration | Systementwicklung | Anpresskraft, Ebenheit, Wärmeübergang, Kühlkörper und Befestigung |
Diese Abgrenzung verhindert einen häufigen Beschaffungsfehler: Eine herkömmliche Gerber-Datei für eine Systemplatine wird nicht automatisch zu einem CoWoS Package Substrate.
Welche Daten benötigt ein PCB-Team vom Package-Verantwortlichen?
Eine belastbare System-PCB-Entwicklung beginnt erst mit kontrollierten Package-Daten. Vor der Layoutfreigabe sollten mindestens folgende Informationen vorliegen:
- endgültige Package-Abmessungen, Höhe, Masse und Sperrflächen;
- BGA-Ballbelegung, Rastermaß und Land-Pattern-Empfehlungen;
- elektrische Modelle für Hochgeschwindigkeitsverbindungen und Referenztakte;
- Leistungsbereiche, Stromtransienten und Zielimpedanzen;
- thermisches Modell, Leistungszuordnung und zulässige Betriebsbedingungen;
- Warpage- und Koplanaritätsdaten bei relevanten Montagetemperaturen;
- Vorgaben für Reflow, Underfill, Reinigung, Nacharbeit und Lagerung;
- Feuchtigkeitsempfindlichkeit, Rückverfolgbarkeit und Handhabungsanforderungen.
Ohne diese Informationen bleiben Aussagen zu Layeranzahl, Via-Struktur oder Stromversorgung nur vorläufig.
Wie wird die Schnittstelle zwischen CoWoS-Package und System-PCB bewertet?
Bei AI-Beschleunigern und HPC-Systemen entscheidet nicht ein einzelner Parameter über die Machbarkeit. Die Auswahl muss mehrere technische Ebenen gleichzeitig betrachten.
| Entscheidungspunkt | Technische Eingabe | Auswirkung bei unzureichender Auslegung |
|---|---|---|
| BGA-Ausbruch | Ball Map, Pad-Geometrie, Via-Konzept | Begrenzte Signalintegrität und Fertigungsrisiken |
| Stromversorgung | Power Map, PDN-Ziele, Entkopplung | Spannungseinbruch, Rauschen und Instabilität |
| Mechanik | Warpage, Kühlkörperlast, Befestigung | Kontaktfehler, Lötstellenbelastung |
| Hochgeschwindigkeit | Kanalmodell, Verlustbudget, Referenzführung | Signalverlust und reduzierte Übertragungsreserve |
| Thermik | Wärmemodell und Kühlkonzept | Leistungsbegrenzung und Temperaturprobleme |
Welche Routing- und Signalintegritätsanforderungen entstehen bei großen CoWoS-Packages?
Große Packages erzeugen dichte BGA-Ausbruchsfelder und lange Systemkanäle. Die Leiterplattenarchitektur kann Through-Vias, Backdrilling und HDI-Strukturen kombinieren, muss jedoch aus der Package-Schnittstelle abgeleitet werden.
Wichtige Entwicklungsschritte sind:
- Referenz- und Stromzugänge vor maximaler Signaldichte festlegen.
- Hochgeschwindigkeitssignale mit passenden Rückstrompfaden und Referenzlagen auslegen.
- BGA-Pads, Antipads, Ausbruchsfelder und verbleibende Via-Stümpfe simulieren.
- Rückstromunterbrechungen unter schnellen Signalwegen vermeiden.
- Das Verlustbudget über Package, PCB, Steckverbinder und Verbindungskanäle bewerten.
- TDR- und VNA-Teststrukturen für den realen Leiterplattenaufbau definieren.
Für die Systemplatine sind Hochgeschwindigkeits-PCB-Fertigung und HDI-PCB-Technologie relevante Bewertungspunkte. Diese ersetzen jedoch nicht die Fertigungskompetenz eines Halbleiter-Packaging-Anbieters.
Wie beeinflussen Stromversorgung und Thermomechanik die CoWoS-Schnittstelle?
KI- und HPC-Packages erzeugen schnelle Stromänderungen und hohe lokale Wärmedichten. Elektrische Versorgung, Kühlung und mechanische Belastung müssen gemeinsam betrachtet werden.
Die Systementwicklung bewertet dabei:
- Strom- und Masseverteilung anhand der Package-Modelle;
- Entkopplung nach Frequenzbereich und Anschlussinduktivität;
- Kupferverteilung, Leiterflächen und Temperaturanstieg;
- VRM-zu-Package-Strompfade und Zielimpedanzen;
- Belastung durch Kühlkörper, Cold Plate, Verstärkungen und Halterungen;
- Verformung von Package und Leiterplatte während Reflow und Betrieb.
Welche Fehlerbilder treten an der CoWoS-PCB-Grenze auf?
| Risiko | Mögliche Ursache an der Schnittstelle | Geeigneter Nachweis |
|---|---|---|
| BGA-Kontaktfehler | Package-/PCB-Verzug, Pasten- oder Reflow-Abweichung | Warpage-Daten, Prozessprofil, Röntgenprüfung und Schliffanalyse |
| Pad-Cratering oder Leiterplattenbelastung | Befestigung, Kühlkörperkraft oder Gehäusespannung | Dehnungsmessung und mechanische Analyse |
| Stromversorgungseinbruch | Via-Induktivität, unzureichende Entkopplung oder VRM-Verhalten | PDN-Simulation und Impedanzmessung |
| Verlust von Kanalreserve | Via-Unterbrechungen, Übersprechen oder Referenzfehler | Kanal-Simulation, TDR/VNA und BER-Test |
| Thermische Begrenzung | Wärmeübergang, Kühlpfad oder Regelung | Thermomodell und Systemmessung |
| Ermüdung von Lötstellen | CTE-Unterschiede, Warpage und Temperaturzyklen | Zuverlässigkeitstests und Fehleranalyse |
Welche Fertigungsnachweise sollte ein CoWoS-Systemboard-Lieferant liefern?
Für Serienprojekte mit KI-Beschleunigern reicht eine reine Fertigungsfreigabe nicht aus. Relevante Nachweise umfassen:
- definierter Leiterplattenaufbau mit Material- und Kupferprofil;
- kontrollierte Registrierung und BGA-Ausbruchsfertigung;
- geeignete Via-in-Pad-Technologie nur bei erforderlicher Land-Pattern-Struktur;
- Ebenheitsprüfung und Kontrolle der Montageflächen;
- SPI-, AOI- und Röntgenstrategie entsprechend Package und Leiterplattendicke;
- Boundary-Scan, Stromversorgungstests, Hochgeschwindigkeits-Loopback und BER-Prüfung;
- abgestimmte Nacharbeitsgrenzen mit dem Package-Verantwortlichen.
CoWoS-System-PCB RFQ-Checkliste für Engineering und Einkauf
| Prüffeld | Benötigte Unterlagen |
|---|---|
| Package-Identifikation | Hersteller, Teilenummer, Revision, Ball Map und Land Pattern |
| Elektrische Anforderungen | Modelle, Signalparameter, PDN-Ziele und Entkopplung |
| Mechanische Anforderungen | Package-Kontur, Warpage, Kühlung und Befestigung |
| Leiterplattenaufbau | Stack-up, Materialsystem, Kupferprofil und Impedanzvorgaben |
| Fertigung | HDI, Via-Struktur, Backdrilling und BGA-Montagehinweise |
| Qualität | Erstartikelprüfung, Rückverfolgbarkeit und Änderungsmanagement |
| Leistungsumfang | Klare Abgrenzung zwischen System-PCB, Testboard und Package Substrate |
System-PCB- und Interface-Board-Daten können über die PCB-Angebotsseite eingereicht werden. Die Fertigung eines Advanced Package Substrate bleibt eine spezialisierte Packaging-Aufgabe innerhalb einer qualifizierten Halbleiter-Lieferkette.
Welche Standards und Referenzen unterstützen die Bewertung?
Relevante technische Referenzen umfassen:
- JEDEC JESD235-Serie — High Bandwidth Memory;
- JEDEC JESD22-Serie — Zuverlässigkeitsprüfungen für Halbleiterbauteile;
- IPC-6012 — Qualifikation und Leistungsanforderungen für starre Leiterplatten;
- IPC-9701 — Prüfmethoden und Qualifikationsanforderungen für oberflächenmontierte Lötverbindungen;
- IEEE 1149.1 — Boundary-Scan-Testzugriff, sofern implementiert.
Die jeweils aktuelle Revision und die Vorgaben des Package-Anbieters müssen bestätigt werden. „Industrial-grade CoWoS“ ist keine eigenständige PCB-Materialklasse und kein universeller Qualifikationsstandard.
Häufige Fragen zum CoWoS Trägersubstrat
Ist ein CoWoS-Trägersubstrat eine normale Mehrlagenleiterplatte?
Nein. Das organische Trägersubstrat gehört zum Advanced Packaging und besitzt Aufbau-, Bump- und Fertigungsanforderungen, die deutlich über klassische System-PCBs hinausgehen.
Kann ein PCB-Hersteller den CoWoS-Interposer fertigen?
Nicht als normalen Leiterplattenauftrag. Interposer, RDL und Package-Montage gehören zu spezialisierten Halbleiterprozessen.
Was kann ein System-PCB-Lieferant herstellen?
Je nach Technologie kann er Accelerator-Platinen, Systemboards, Evaluierungsplatinen oder Interface-Hardware auf Basis der freigegebenen Package-Daten fertigen.
Warum ist Warpage bei CoWoS wichtig?
Package- und Leiterplattenverzug beeinflussen den Lötstellenkontakt während der Montage und können mechanische Belastungen im Betrieb erhöhen.
Welche Daten benötigt das PCB-Layout-Team vor dem Routing?
Mindestens erforderlich sind Ball Map, Land Pattern, Package-Abmessungen, elektrische und thermische Modelle sowie Montagevorgaben.