Eine erfolgreiche SI Signoff Checkliste bestätigt nicht nur, dass eine Simulation bestanden wurde. Sie zeigt, dass eine Hochgeschwindigkeitsverbindung vom Sender bis zum Empfänger unter realen Fertigungsbedingungen funktioniert.
Bei modernen Leiterplatten mit PCIe-, DDR-, USB- oder Ethernet-Schnittstellen reichen klassische Layout-Regeln nicht mehr aus. Leiterbahnverluste, Via-Strukturen, Materialparameter, Rückstrompfade und Fertigungstoleranzen beeinflussen direkt, ob ein Datenkanal innerhalb seines Signalbudgets arbeitet.
Ein vollständiger SI-Signoff verbindet deshalb drei Ebenen:
- elektrische Simulation,
- physikalische Leiterplattenstruktur,
- messbare Fertigungsqualität.
Diese Verbindung entscheidet darüber, ob ein Prototyp direkt funktioniert oder mehrere kostenintensive Entwicklungszyklen benötigt.
Wann benötigt ein High-Speed-PCB eine formale SI Signoff Prüfung?
Ein SI-Signoff wird notwendig, sobald die Leiterplatte nicht mehr als ideale Verbindung betrachtet werden kann. Entscheidend ist weniger die reine Taktfrequenz als die Anstiegszeit der Signale.
Sobald Signalflanken kurz genug sind, wirken Leiterbahnen als Übertragungsleitungen. Reflexionen, Übersprechen und Laufzeitunterschiede beeinflussen dann die Datenübertragung.
Typische Anwendungen mit notwendigem SI-Signoff sind:
- DDR4/DDR5-Speicherschnittstellen
- PCIe-Verbindungen
- Gigabit-Ethernet und SerDes
- USB-Hochgeschwindigkeitsschnittstellen
- komplexe Backplanes
- Multi-Board-Systeme
Ein bestandener DRC im CAD-System bestätigt lediglich geometrische Regeln. Er bestätigt nicht:
- Impedanzstabilität,
- Einfügedämpfung,
- Augendiagramm-Marge,
- Fertigungstoleranzen,
- Power-Noise-Einflüsse.
Welche Daten müssen in einer SI Signoff Checkliste enthalten sein?
Eine belastbare Signoff-Struktur beginnt bereits vor dem Routing. Die wichtigsten Entscheidungen werden getroffen, bevor die erste Leiterbahn verlegt wird.
Der vollständige Prozess umfasst:
- Pre-Layout Definition der elektrischen Anforderungen.
- Stackup- und Materialauswahl.
- Layoutprüfung kritischer Netze.
- Post-Layout Simulation.
- Fertigungsvalidierung.
- Messkorrelation zwischen Simulation und Musterplatine.
Eine Leiterplatte kann nur dann erfolgreich freigegeben werden, wenn elektrische Anforderungen und Fertigungsrealität zusammenpassen.
Welche SI Messwerte bestimmen die Qualität eines High-Speed-Kanals?
Die folgenden Parameter bilden die Kernwerte einer SI Signoff Prüfung. Die Anforderungen werden durch die jeweilige Schnittstellenspezifikation definiert.
| Messgröße | Bedeutung | Typischer Bereich oder Einflussfaktoren | Messmethode |
|---|---|---|---|
| Charakteristische Impedanz (Z0) | Fehlanpassungen verursachen Reflexionen und reduzieren Signalqualität. | 50Ω (Single), 85Ω oder 100Ω (Diff). Toleranz ± 10% oder ± 5%. | TDR (Time Domain Reflectometry) Simulation oder Coupon-Messung. |
| Einfügedämpfung (IL) | Zeigt den Signalenergieverlust entlang der Leiterbahn. | Gemessen in dB/Zoll. Abhängig von Frequenz, Dielektrikum (Df) und Kupferrauigkeit. | S-Parameter (S21) über VNA oder Simulation. |
| Rückflussdämpfung (RL) | Beschreibt reflektierte Signalanteile. | Sollte für die relevante Frequenz bei <-10dB oder besser liegen. | S-Parameter (S11). |
| Übersprechen (NEXT/FEXT) | Unerwünschte Kopplung zwischen Leiterbahnen. | <-40dB ist ein häufiger Zielwert. Beeinflusst durch Abstand (3W Regel) und Referenzflächen. | 3D-Feldsimulation. |
| Augendiagramm Höhe/Breite | Zeigt Signalreserve am Empfänger. | Abhängig vom Protokoll, beispielsweise PCIe Gen5 Eye Mask. | Transiente Simulation und BER-Analyse. |
| Jitter (Gesamtjitter) | Zeitabweichungen können Abtastfehler verursachen. | Gemessen in Pikosekunden (ps) oder Unit Intervals (UI). | Eye-Diagramm-Analyse. |
| PDN-Impedanz | Hohe Versorgungsimpedanz erzeugt Spannungsschwankungen. | Zielwerte liegen meist im Milliohm-Bereich (mΩ). | Frequenzanalyse des Power-Netzwerks. |
Welche SI Signoff Strategie passt zu DDR, SerDes und HDI Designs?
Die richtige Priorität hängt von der verwendeten Schnittstelle ab.
| Anwendung | Hauptproblem | Entscheidende Prüfung |
|---|---|---|
| DDR4/DDR5 | Timing und gleichzeitiges Schalten | Skew, Timing Margin, Power Aware SI Analyse |
| PCIe, Ethernet, USB | Kanalverlust und Reflexion | Verlustbudget, S-Parameter, Eye Diagram |
| HDI PCB | Dichte und Rückstromführung | Via-Struktur, Übersprechen, Referenzflächen |
| Analog-Digital-Mischsysteme | Störkopplung | Isolation und Rückstromanalyse |
| Flex/Rigid-Flex | wechselnde Impedanz durch Aufbau | Stackup- und Materialprüfung |
| Multi-Board-Systeme | Steckverbinder und Übergänge | Multi Board SI Correlation |
Bei schnellen SerDes-Verbindungen entscheidet häufig das gesamte Kanalbudget. Jede Leiterbahn, jedes Via und jeder Steckverbinder verbraucht einen Teil der verfügbaren Signalreserve.
Bei DDR-Speichern stehen dagegen Timing und gleichmäßiges Schaltverhalten im Mittelpunkt. Hier spielt die power aware si analysis eine entscheidende Rolle, weil Versorgungseinbrüche die Augenöffnung reduzieren können.
Wie wird Stackup und SI Co-Design vor der Fertigung durchgeführt?
Ein häufiger Fehler ist die Annahme, dass der Lagenaufbau nach Abschluss des Layouts angepasst werden kann. Bei High-Speed-PCBs ist der Stackup ein elektrischer Bestandteil des Designs.
Bereits vor dem Routing müssen folgende Punkte abgestimmt werden:
- Materialtyp und Verlustfaktor.
- Kupferdicke.
- Dielektrikumsabstände.
- Referenzlagen.
- Zielimpedanzen.
- Fertigungstoleranzen.
Für Anwendungen oberhalb von 10Gbps kann Standard-FR4 je nach Kanalverlust ungeeignet sein. Materialien mit geringerem Verlustfaktor wie Megtron 6 oder Rogers können erforderlich sein.
Die Fertigungsfreigabe sollte deshalb die konkrete Stackup-Fähigkeit des Herstellers bestätigen.
Welche Fehler verhindern häufig einen erfolgreichen SI Signoff?
| Fehlerbild | Ursache | Auswirkungen | Validierung |
|---|---|---|---|
| Reflexionen | Impedanzsprünge durch Vias oder Layerwechsel | Datenfehler und reduzierte Signalreserve | TDR und S-Parameter |
| Übersprechen | Zu geringe Abstände zwischen kritischen Netzen | Jitter und Störungen | Feldsimulation |
| Schlechter Rückstrompfad | Unterbrochene Referenzfläche | EMI und Signalverformung | Strompfadanalyse |
| Via-Stubs | Unbenutzte Via-Längen | Resonanzen bei hohen Frequenzen | 3D-Simulation |
| Abweichende Materialwerte | Ungenaue Dk/Df-Annahmen | Unterschied zwischen Simulation und Messung | Fertigungsdatenprüfung |
| Versorgungseinbrüche | Unzureichende PDN-Auslegung | Geschlossene Augenöffnung | Power Integrity Analyse |
Welche Unterlagen benötigt ein PCB-Hersteller für den SI Signoff?
Für eine reproduzierbare Serienfertigung sollte der Hersteller bereits während der Angebotsphase folgende Informationen erhalten:
- Gerber- oder ODB++-Daten.
- IPC-356-Netzliste.
- Definierter Stackup.
- Impedanztabelle mit Leiterbreiten und Referenzlagen.
- Anforderungen an TDR-, VNA- oder Coupon-Messungen.
- Spezifische Anforderungen an Backdrilling.
- Vorgaben für Material und Verlustbudget.
Diese Informationen verhindern, dass eine Simulation mit einem theoretischen Aufbau durchgeführt wird, der später nicht gefertigt werden kann.
Welche Rolle spielen Messungen nach der Fertigung?
Eine Simulation ersetzt keine physikalische Validierung.
Die Korrelation zwischen Modell und realer Leiterplatte ist entscheidend. Unterschiede entstehen häufig durch:
- tatsächliche Dk/Df-Werte,
- Kupferprofil,
- Ätzabweichungen,
- Glasgewebeeffekte,
- Steckverbinderparameter.
Für kritische High-Speed-Verbindungen werden deshalb häufig eingesetzt:
- TDR-Messungen zur Impedanzprüfung.
- VNA-Messungen für S-Parameter.
- Eye-Diagramm-Messungen.
- BER-Tests.
FAQ zur SI Signoff Checkliste
Ab welcher Geschwindigkeit ist eine SI Signoff Prüfung erforderlich?
Grundsätzlich werden SI-Effekte relevant, wenn die Signal-Anstiegszeit kleiner als 1ns ist oder Frequenzen über 500MHz auftreten. Für DDR3/DDR4, PCIe oder Gigabit-Ethernet ist eine strukturierte Prüfung erforderlich.
Was ist der Unterschied zwischen Pre-Layout und Post-Layout Simulation?
Pre-Layout Simulation definiert Anforderungen, Stackup und Topologie. Post-Layout Simulation überprüft die tatsächlich geroutete Leiterplatte.
Wie beeinflusst Backdrilling die Kosten?
Backdrilling erzeugt einen zusätzlichen Fertigungsschritt und erhöht die Kosten geringfügig. Bei High-Speed-PCBs kann es jedoch günstiger sein als komplexere HDI-Technologien.
Warum stimmen Simulation und Messung manchmal nicht überein?
Die häufigsten Ursachen sind ungenaue Materialmodelle, fehlende Steckverbinder-Modelle oder nicht berücksichtigte Fertigungstoleranzen.
Was bedeutet Power Aware SI Analyse?
Diese Analyse berücksichtigt Spannungsschwankungen der Versorgung während des Schaltens. Dadurch werden realistische Bedingungen für Signalqualität bewertet.
Welche Informationen sollte eine SI Signoff Anfrage an den Fertiger enthalten?
Eine erfolgreiche Serienfreigabe beginnt mit einer gemeinsamen technischen Bewertung.
APTPCB unterstützt High-Speed-Projekte mit:
- Gerber/ODB++ Prüfung.
- Stackup-Abstimmung.
- Impedanzkontrolle.
- Fertigungsgerechter SI-Bewertung.
- Unterstützung bei TDR- und Validierungsanforderungen.
Die beste SI Signoff Checkliste ist nicht nur eine Simulationsliste. Sie ist eine Verbindung zwischen Design, Fertigung und Messung.
Durch frühzeitiges stackup and si co design, ein definiertes si channel budget und eine realistische multi board si correlation entsteht eine High-Speed-Leiterplatte, die bereits beim ersten Prototyp zuverlässig funktioniert.
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