Testen von SiC-MOSFET-Gate-Driver-PCBs: Messgrößen und Ergebnisinterpretation

Wichtige Erkenntnisse

Definitionsumfang: Die Prüfung von SiC-MOSFET-Gate-Treiber-Leiterplatten geht über die einfache elektrische Durchgängigkeit hinaus; sie umfasst die Validierung der Signalintegrität unter hohen dV/dt (Spannungsänderungsraten) und die Sicherstellung einer robusten Isolation.
Kritische Metrik: Die Gleichtakt-Transientenfestigkeit (CMTI) ist die wichtigste zu überprüfende Metrik, da eine niedrige CMTI zu Fehlzündungen in rauschbehafteten SiC-Umgebungen führt.
Auswirkungen des Layouts: Parasitäre Induktivität in der Gate-Schleife ist die Hauptursache für Schwingungen und Überschwingen; Tests müssen bestätigen, dass das Leiterplattenlayout diesen Schleifenbereich minimiert.
Messtechnik: Standard-Passivsonden versagen oft bei High-Side-Messungen; optisch isolierte oder hochbandbreitige Differenzialsonden sind für eine genaue Validierung erforderlich.
Fertigungspartner: Die Zusammenarbeit mit einem spezialisierten Hersteller wie APTPCB (APTPCB PCB Factory) stellt sicher, dass die Materialauswahl (wie High-Tg FR4) den thermischen Anforderungen von SiC-Anwendungen entspricht.
Validierungsmethode: Der Doppelpulstest (DPT) bleibt der Industriestandard zur Charakterisierung der Schaltenergie und zur Überprüfung der Gate-Treiber-Leistung unter Last.

Was die Prüfung von SiC-MOSFET-Gate-Treiber-Leiterplatten wirklich bedeutet (Umfang & Grenzen)

Um zu verstehen, warum die Prüfung von SiC-MOSFET-Gate-Treiber-PCBs sich von standardmäßigen siliziumbasierten Prüfungen unterscheidet, müssen wir zunächst das einzigartige Verhalten von Siliziumkarbid (SiC)-Bauelementen betrachten. Im Gegensatz zu herkömmlichen Silizium-IGBTs oder -MOSFETs schalten SiC-Bauelemente mit unglaublich hohen Geschwindigkeiten und sehr geringen Schaltverlusten. Diese Fähigkeit ermöglicht kleinere, effizientere Leistungswandler, führt aber zu erheblichen Herausforderungen in der Leiterplatten (PCB)-Umgebung.

Der Umfang der Prüfung einer SiC-Gate-Treiberplatine beschränkt sich nicht darauf, zu überprüfen, ob der Treiber-IC ein- und ausschaltet. Er umfasst die Validierung der gesamten Signalkette in einer Umgebung mit hohem Rauschen. SiC-MOSFETs können Spannungstransienten (dV/dt) von über 100 V/ns erzeugen. Wird die Gate-Treiber-Leiterplatte nicht auf Immunität gegen diese Transienten getestet, kann das Rauschen in die Steuerlogik zurückkoppeln und katastrophale Durchschussereignisse verursachen.

Daher deckt eine effektive Prüfung drei Hauptbereiche ab:

Signalintegrität: Überprüfung, dass die Gate-Spannung innerhalb sicherer Grenzen (typischerweise -4V bis +15V) ohne übermäßiges Überschwingen bleibt.
Isolationsrobustheit: Sicherstellen, dass die galvanische Isolationsbarriere auf der Leiterplatte den Hochspannungspotenzialen und schnellen Transienten standhalten kann.
Wärmemanagement: Bestätigung, dass das PCB-Layout die Wärme vom Treiber-IC und den Gate-Widerständen effektiv ableitet. Bei APTPCB betonen wir, dass das physikalische Layout genauso entscheidend ist wie der Schaltplan. Ein perfekter Schaltplan auf einer schlecht ausgelegten Leiterplatte wird den strengen Anforderungen der SiC-Schaltung nicht standhalten.

Wichtige Metriken (wie man Qualität bewertet)

Aufbauend auf der Definition des Umfangs wird die Qualität einer SiC-Treiberplatine durch spezifische Leistungsmetriken quantifiziert, die während der Prototypen- und Produktionsphasen gemessen werden müssen.

Die folgende Tabelle skizziert die kritischen Metriken für das Testen von SiC-MOSFET-Gate-Treiber-Leiterplatten und erklärt, warum sie für die Systemzuverlässigkeit entscheidend sind.

Metrik	Warum es wichtig ist	Typischer Bereich / Faktoren	Wie man misst
CMTI (Gleichtakt-Transientenfestigkeit)	SiC-Schalter erzeugen massive Masseverschiebungen. Ein niedriger CMTI führt dazu, dass der Treiber die Signalsynchronisation verliert oder sich verriegelt.	> 100 kV/µs ist Standard für SiC. Beeinflusst durch die PCB-Kopplungskapazität über die Isolationsbarriere.	Legen Sie hohe dV/dt-Impulse über die Isolationsbarriere an und überwachen Sie die Ausgangsstabilität.
Gate-Schleifeninduktivität	Eine hohe Induktivität verursacht Schwingungen und Spannungsüberschwingen, wodurch möglicherweise die Gate-Oxid-Durchbruchspannung des MOSFETs überschritten wird.	< 10 nH ist das Ziel. Beeinflusst durch Leiterbahnlänge und -breite zwischen Treiber und MOSFET.	Messen Sie mit einem Impedanzanalysator oder leiten Sie es aus dem Spannungsüberschwingen während des Schaltvorgangs ab.
Anpassung der Ausbreitungsverzögerung	In Brückenkonfigurationen führen nicht übereinstimmende Verzögerungen zwischen High-Side- und Low-Side-Treibern zu Totzeitverzerrungen.	< 5 ns Abweichung. Kritisch für Hochfrequenzschaltungen (>100 kHz).	Messen Sie die Zeitdifferenz zwischen der Eingangslogikflanke und der Ausgangsgate-Spannungsflanke.
Spitzen-Source-/Sink-Strom	Bestimmt, wie schnell die Miller-Kapazität geladen/entladen wird, was sich direkt auf die Schaltgeschwindigkeit auswirkt.	2A bis 10A+. Abhängig von der Gate-Ladung ($Q_g$) des SiC-Moduls.	Verwenden Sie eine Stromsonde an der Gate-Leitung während eines Schaltvorgangs.
Isolationsspannung (Viso)	Sicherheitsanforderung, um zu verhindern, dass Hochspannung auf die Niederspannungs-Steuerseite überspringt.	2,5 kVeff bis 5 kVeff. Abhängig von Kriechstrecke/Luftstrecke der Leiterplatte und Material.	Hi-Pot-Test (Spannungsfestigkeitsprüfung).
Entsättigungs-Reaktionszeit (Desat)	Wie schnell der Treiber einen Kurzschluss erkennt und den SiC-MOSFET abschaltet, um eine Zerstörung zu verhindern.	< 2 µs. SiC stirbt schneller als IGBTs, daher muss dies extrem schnell sein.	Simulieren Sie einen Fehlerzustand und messen Sie die Abschaltzeit.

Auswahlhilfe nach Szenario (Kompromisse)

Sobald Sie die Metriken verstanden haben, besteht der nächste Schritt darin, die richtige PCB-Designstrategie und den Testansatz basierend auf Ihrem spezifischen Anwendungsszenario auszuwählen. Nicht alle SiC-Designs erfordern den gleichen Grad an Komplexität.

Hier sind sechs gängige Szenarien und die damit verbundenen Kompromisse beim SiC-MOSFET-Gate-Treiber-PCB-Design und -Testen:

1. EV-Traktionswechselrichter (Hohe Leistung, Hohe Zuverlässigkeit)

Szenario: Ansteuerung von 800V-Busmotoren.
Kompromiss: Priorisiert Zuverlässigkeit und Wärmemanagement gegenüber den Kosten.
Anleitung: Verwenden Sie Leiterplatten mit hoher Kupferauflage, um hohe Gate-Ströme zu bewältigen und die Wärmeverteilung zu verbessern. Die Tests müssen strenge Temperaturwechsel- und Vibrationstests umfassen.
Schlüsseltest: 100% automatische optische Inspektion (AOI) und Röntgenprüfung der Lötstellen an Hochleistungskomponenten.

2. On-Board-Ladegerät (OBC) / DC-DC-Wandler

Szenario: Hohe Schaltfrequenz (200kHz+) zur Reduzierung der Magnetikgröße.
Kompromiss: Priorisiert geringe parasitäre Induktivität und kompaktes Layout.
Anleitung: Erfordert einen mehrlagigen Aufbau (4-6 Lagen), um Innenlagen zur Abschirmung zu nutzen.
Schlüsseltest: Signalintegritätstests, um Übersprechen zwischen hochdichten Leiterbahnen zu vermeiden.

3. Solar-String-Wechselrichter

Szenario: Kostensensitiv, hohe Effizienz erforderlich.
Kompromiss: Gleicht Leistung mit Herstellungskosten ab.
Anleitung: Standard-FR4-TG170-Materialien sind oft ausreichend, aber Kriechstrecken müssen für Sicherheitsstandards streng eingehalten werden.
Schlüsseltest: Die Isolationsspannungsprüfung ist aufgrund der Sicherheitsanforderungen für den Netzanschluss von größter Bedeutung.

4. Industrieller Motorantrieb (Nachrüstung)

Szenario: Laute Industrieumgebung, lange Kabelwege.
Kompromiss: Priorisiert Rauschimmunität (CMTI) gegenüber extremer Schaltgeschwindigkeit.
Anleitung: Verwenden Sie differentielle Signalübertragung für Logikeingänge. Das PCB-Layout sollte sich auf robuste Masseflächen konzentrieren.
Schlüsseltest: EMI/EMV-Vorabkonformitätstests, um sicherzustellen, dass der Treiber keine übermäßigen Störungen aussendet oder externen Interferenzen unterliegt.

5. Hochtemperatur-Bohrloch/Luft- und Raumfahrt

Szenario: Umgebungstemperaturen über 150°C.
Kompromiss: Materialbeschränkungen. Standard-FR4 wird versagen.
Anleitung: Verwenden Sie Keramik-PCBs oder Polyimid für extreme thermische Stabilität.
Schlüsseltest: Hochtemperatur-Betriebslebensdauertest (HTOL) der bestückten Leiterplatte.

6. Laborprototyp / F&E

Szenario: Häufige Änderungen, Testen verschiedener SiC-Module.
Kompromiss: Flexibilität statt Kompaktheit.
Anleitung: Fügen Sie Testpunkte für jedes Signal ein. Verwenden Sie ein modulares Design, bei dem die Treiberkarte in die Leistungsstufe gesteckt wird.
Schlüsseltest: Funktionstests mit einem Doppelpulstest-Aufbau zur Charakterisierung der Schaltverluste.

Vom Design zur Fertigung (Implementierungs-Checkpoints)

Nach der Auswahl der richtigen Strategie verlagert sich der Fokus auf die Ausführungsphase, um sicherzustellen, dass die Designabsicht den Herstellungsprozess übersteht.

Um erfolgreiche SiC MOSFET Gate-Treiber-PCB-Tests und -Produktion zu gewährleisten, befolgen Sie diese Checkliste. Jeder Punkt enthält eine Empfehlung, das damit verbundene Risiko und die Akzeptanzmethode.

Platzierung des Treiber-ICs

Empfehlung: Platzieren Sie den Treiber-IC so nah wie physisch möglich an den Gate-/Source-Pins des SiC-MOSFETs (< 20mm).
Risiko: Lange Leiterbahnen führen zu Induktivität ($L = \mu \cdot length$), was Schwingungen (Ringing) verursacht.
Akzeptanz: Visuelle Inspektion der Gerber-Dateien vor der Fertigung.

Kelvin-Verbindung für die Source
- Empfehlung: Der Rückweg des Treibers muss direkt mit dem Source-Pin des MOSFETs (Kelvin-Source) verbunden werden, getrennt vom Strompfad der Leistungsschleife.
- Risiko: Die gemeinsame Source-Induktivität (CSI) führt zu negativer Rückkopplung, verlangsamt das Schalten und erhöht die Verluste.
- Akzeptanz: Layout-Überprüfung, die separate Leiterbahnen für die Stromversorgung und den Treiber-Rückweg bestätigt.
Breite der Isolationsbarriere (Kriechstrecke)
- Empfehlung: Eine Kriechstrecke von > 8mm für 800V-Systeme einhalten (oder gemäß IPC-2221B-Standards).
- Risiko: Lichtbogenbildung über die Leiterplattenoberfläche, die zu einem katastrophalen Ausfall führt.
- Akzeptanz: Design Rule Check (DRC) und physikalische Messung auf der unbestückten Platine.
Materialauswahl für die Leiterplatte
- Empfehlung: Verwenden Sie Materialien mit hohem Tg (>170°C) und niedrigem CTI (Comparative Tracking Index).
- Risiko: Dielektrischer Durchschlag oder thermische Delamination bei Hochleistungsbetrieb.
- Akzeptanz: Überprüfung des Materialdatenblatts, das von APTPCB während der Angebotsphase bereitgestellt wird.
Nennleistung des Gate-Widerstands
- Empfehlung: Verwenden Sie MELF- oder mehrere parallele SMT-Widerstände, um hohe Impulsleistungen zu bewältigen.

Risiko: Widerstände brennen aufgrund hoher Spitzenströme beim Schalten durch.
Akzeptanz: Überprüfung der Stückliste (BOM) und Wärmebildgebung während des Lasttests.

Miller-Klemmen-Implementierung
- Empfehlung: Sicherstellen, dass die aktive Miller-Klemmen-Leiterbahn kurz und niederimpedant ist.
- Risiko: Parasitäres Einschalten des MOSFETs aufgrund hoher dV/dt (Miller-Effekt).
- Akzeptanz: Simulation des Gate-Schaltkreises und Validierung mittels DPT.
Flussmittelrückstandsreinigung
- Empfehlung: Strenge Waschprotokolle für PCBA implementieren.
- Risiko: No-Clean-Flussmittelrückstände können bei hohen Spannungen/Temperaturen leitfähig werden und die Isolation beeinträchtigen.
- Akzeptanz: Ionische Kontaminationsprüfung (ROSE-Test).
Zugänglichkeit der Testpunkte
- Empfehlung: MMCX- oder Tastkopfadapter für Gate- und Source-Signale entwerfen.
- Risiko: Ingenieure verwenden beim Testen lange Masseleitungen an Sonden, was zu falschen Messdaten führt.
- Akzeptanz: Physische Überprüfung der Testpunktplatzierung.
Lagenaufbau-Symmetrie
- Empfehlung: Eine ausgewogene Kupferverteilung sicherstellen, um Verzug zu vermeiden.
- Risiko: Verformte Platinen verursachen Spannungen an Keramikkondensatoren (Rissbildung) und schlechten Kontakt zu Kühlkörpern.
- Akzeptanz: PCB-Lagenaufbau-Analyse.
Funktioneller Endtest (FCT)

Empfehlung: Automatisierter Prüfstand, der UVLO (Unterspannungsabschaltung), Desat und PWM-Propagation prüft.
Risiko: Auslieferung fehlerhafter Einheiten, die statische Tests bestehen, aber dynamisch versagen.
Akzeptanz: 100% Erfolgsquote am FCT-Prüfstand.

Häufige Fehler (und der richtige Ansatz)

Auch mit einer soliden Checkliste stoßen Ingenieure oft auf spezifische Fallstricke beim Testen von SiC-MOSFET-Gate-Treiber-PCBs. Diese frühzeitig zu erkennen, spart Zeit und Budget.

1. Der Trugschluss der "langen Masseleitung"

Fehler: Verwendung des 6-Zoll-Krokodilklemmen-Massekabels an einer Oszilloskopsonde zur Messung des Gate-Signals. Dies erzeugt eine große Schleifenantenne, die Schaltrauschen aufnimmt.
Ergebnis: Das Oszilloskop zeigt ein massives Klingeln, das tatsächlich nicht vorhanden ist, was Ingenieure dazu verleitet, das Gate übermäßig zu dämpfen (Widerstand erhöhen), was die Schaltverluste erhöht.
Korrektur: Verwenden Sie eine Federkontaktmasse oder eine Spitze-und-Hülse-Methode für eine kurze, induktionsarme Messung.

2. Ignorieren des "Miller-Effekts"

Fehler: Entwurf der Gate-Abschaltschaltung ohne Berücksichtigung der Miller-Kapazität ($C_{gd}$).
Ergebnis: Wenn der gegenüberliegende Schalter einschaltet, injiziert das hohe dV/dt Strom durch $C_{gd}$ in das Gate, was das Bauteil potenziell wieder einschalten kann (Durchschuss).
Korrektur: Implementieren Sie eine aktive Miller-Klemme (Active Miller Clamp) oder verwenden Sie eine negative Abschaltspannung (z.B. -4V oder -5V).

3. Übermäßige Abhängigkeit von der Simulation

Fehler: Annahme, dass das SPICE-Modell die physikalischen PCB-Parasiten perfekt darstellt.
Ergebnis: Die reale Platine oszilliert, weil die Simulation die 5nH Induktivität einer Via oder Leiterbahn nicht berücksichtigt hat.
Korrektur: Führen Sie immer Flying Probe Testing oder eine Funktionsvalidierung am physischen Prototyp durch, um die Ergebnisse mit den Simulationen zu korrelieren.

4. Schlechte Platzierung des Entkopplungskondensators

Fehler: Den Entkopplungskondensator für die Treiberversorgung zu weit entfernt platzieren.
Ergebnis: Der Treiber kann den benötigten Spitzenstrom (Ampere) nicht sofort ziehen, was zu einem Abfall (Droop) der Versorgungsspannung und einer trägen Gate-Ansteuerung führt.
Korrektur: Platzieren Sie Keramikkondensatoren direkt an den Versorgungs-Pins des Treiber-ICs.

5. Verlegen von Gate-Signalen unter Hochspannungsknoten

Fehler: Die empfindliche Gate-Signalleiterbahn auf einer Schicht direkt unter der Hochspannungs-Drain-Kupferfläche verlegen.
Ergebnis: Kapazitive Kopplung injiziert Rauschen in das Gate-Signal.
Korrektur: Halten Sie Gate-Signale von Hochspannungs-Schaltknoten fern. Verwenden Sie Masseflächen, um sie abzuschirmen.

6. Vernachlässigung von thermischen Vias

Fehler: Sich ausschließlich auf die Kupferleiterbahn verlassen, um den Treiber-IC zu kühlen.
Ergebnis: Der Treiber überhitzt und geht in den thermischen Abschaltmodus.
Korrektur: Verwenden Sie Anordnungen von thermischen Vias, die mit internen Masseflächen verbunden sind, um die Wärme effektiv zu verteilen.

FAQ

F: Warum wird eine negative Spannung (z.B. -5V) für SiC-Gate-Treiber empfohlen? A: Im Gegensatz zu Silizium-MOSFETs haben SiC-Bauelemente eine niedrigere Schwellenspannung ($V_{th}$). Eine negative Ausschaltspannung bietet einen Sicherheitsspielraum, um ein versehentliches Einschalten durch Rauschen oder den Miller-Effekt während des Hochgeschwindigkeits-Schaltens zu verhindern.

F: Kann ich Standard-FR4 für SiC-Gate-Treiber-PCBs verwenden? A: Ja, für viele Anwendungen ist Standard-FR4 akzeptabel. Für Hochspannungs- (>800V) oder Hochtemperaturumgebungen werden jedoch Materialien mit höherem CTI (Comparative Tracking Index) und Tg (Glasübergangstemperatur) empfohlen, um Kriechstrombildung und thermisches Versagen zu verhindern.

F: Was ist der Double Pulse Test (DPT)? A: Der DPT ist eine Standardmethode zur Charakterisierung des Schaltverhaltens von Leistungsbauelementen. Dabei wird das Gate zweimal gepulst, um die Einschaltenergie, die Ausschaltenergie und die Sperrverzögerungscharakteristik unter kontrollierten Lastbedingungen zu messen.

F: Wie handhabt APTPCB die Impedanzkontrolle für Gate-Treiberplatinen? A: Wir verwenden fortschrittliche Modellierungssoftware, um Leiterbahnbreite und -abstand basierend auf Ihren Stackup-Anforderungen zu berechnen. Dies überprüfen wir dann mittels Zeitbereichsreflektometrie (TDR) während des Leiterplatten-Qualitätssicherungsprozesses.

F: Was ist der Unterschied zwischen Entsättigungsschutz und Überstromschutz? A: Der Entsättigungsschutz überwacht die Spannung über dem Schalter ($V_{ds}$), während dieser eingeschaltet ist. Wenn $V_{ds}$ übermäßig ansteigt (was auf einen Kurzschluss oder hohen Strom hindeutet), schaltet der Treiber ab. Dies ist schneller als herkömmlicher Überstromschutz, der auf Stromsensoren basiert.

F: Warum sehe ich Schwingungen an meinem Gate-Signal? A: Schwingungen werden normalerweise durch die Resonanz zwischen der Gate-Schleifeninduktivität und der Eingangskapazität des MOSFET verursacht. Das Reduzieren der Leiterbahnlänge (Induktivität) und das Anpassen des externen Gate-Widerstands ($R_g$) können diese Schwingungen dämpfen.

F: Muss ich jede einzelne Platine in der Massenproduktion testen? A: Für kritische Leistungselektronik (wie Automobil- oder Industrieantriebe) ist ein 100%iger Funktionstest (FCT) Standard. Für weniger kritische Anwendungen kann eine Kombination aus In-Circuit-Testing (ICT) und statistischer Stichprobenprüfung ausreichen.

F: Welche Tastkopfbandbreite benötige ich für SiC-Tests? A: Da SiC-Anstiegszeiten im Nanosekundenbereich liegen können, wird eine Bandbreite von mindestens 200 MHz (vorzugsweise 500 MHz oder höher) empfohlen, um die wahre Form des Signals ohne Dämpfung zu erfassen.

Glossar (Schlüsselbegriffe)

Begriff	Definition
SiC (Siliziumkarbid)	Ein Halbleitermaterial mit großer Bandlücke, das im Vergleich zu Silizium einen Betrieb bei höheren Spannungen, Temperaturen und Frequenzen ermöglicht.
dV/dt	Die Änderungsrate der Spannung in Bezug auf die Zeit. Ein hohes dV/dt ist charakteristisch für SiC, erzeugt aber erhebliche EMI.
CMTI	Gleichtakt-Transientenfestigkeit. Die Fähigkeit eines Isolators, schnelle transiente Störungen zwischen seinen Eingangs- und Ausgangsmasseanschlüssen zu unterdrücken.
Miller Effect	Miller-Effekt. Das Phänomen, bei dem die Drain-Gate-Kapazität ($C_{gd}$) während des Ausschaltens einen Anstieg der Gate-Spannung verursacht, was potenziell zu einem falschen Einschalten führen kann.
Kelvin Connection	Kelvin-Verbindung. Eine Layout-Technik, die separate Leiterbahnen für den Strompfad und den Spannungserfassungs-/Ansteuerpfad verwendet, um den Einfluss von Leiterbahnwiderstand/-induktivität zu eliminieren.
Desaturation (Desat)	Entsättigung (Desat). Ein Fehlerzustand, bei dem der MOSFET im aktiven Bereich statt in Sättigung arbeitet, was zu massiver Verlustleistung führt.
Dead Time	Totzeit. Das Zeitintervall, in dem sowohl der High-Side- als auch der Low-Side-Schalter in einer Halbbrücke ausgeschaltet sind, um Kurzschlüsse (Durchschüsse) zu verhindern.
Gate Charge ($Q_g$)	Gate-Ladung ($Q_g$). Die Ladungsmenge, die erforderlich ist, um die Gate-Spannung auf ein Niveau anzuheben, das den MOSFET vollständig einschaltet.
Parasitic Inductance	Parasitäre Induktivität. Unerwünschte Induktivität, die in Leiterbahnspuren und Bauteilanschlüssen inhärent ist und Stromänderungen entgegenwirkt.
Creepage	Kriechstrecke. Der kürzeste Abstand zwischen zwei leitfähigen Teilen entlang der Oberfläche des festen Isoliermaterials.
Clearance	Luftstrecke. Der kürzeste Abstand zwischen zwei leitfähigen Teilen durch die Luft.
UVLO	Unterspannungsabschaltung. Eine Sicherheitsfunktion, die den Treiber deaktiviert, wenn die Versorgungsspannung unter einen sicheren Betriebspegel fällt.

Fazit (nächste Schritte)

Das Testen von SiC-MOSFET-Gate-Treiber-Leiterplatten ist eine mehrdimensionale Herausforderung, die die Lücke zwischen theoretischem Schaltungsdesign und realer Physik schließt. Wie wir untersucht haben, hängt der Erfolg vom Verständnis der einzigartigen Anforderungen von SiC ab – insbesondere des hohen dV/dt und der Notwendigkeit einer robusten Isolation – und deren Umsetzung in strenge Metriken wie CMTI und Layouts mit geringer Induktivität.

Von der Auswahl der richtigen Leiterplattenmaterialien bis zur Durchführung des Doppelpulstests zählt jeder Schritt. Ein Fehler im Gate-Treiber ist ein Fehler des gesamten Leistungssystems.

Wenn Sie bereit sind, vom Prototyp zur Produktion überzugehen, steht Ihnen APTPCB zur Seite. Um die schnellste und genaueste DFM-Überprüfung und Angebotserstellung zu gewährleisten, bereiten Sie bitte Folgendes vor:

Gerber-Dateien: Einschließlich aller Kupferschichten, Bohrerdateien und Umrisse.
Lagenaufbau-Anforderungen: Geben Sie an, ob Sie eine kontrollierte Impedanz oder spezifische dielektrische Materialien (z. B. High Tg) benötigen.
Montagespezifikationen: Stückliste (BOM) mit klaren Teilenummern für die Treiber-ICs und SiC-Module.
Testanforderungen: Definieren Sie, ob Sie ICT, FCT oder spezifische Isolationsspannungstests benötigen.

Durch die Zusammenarbeit mit einem erfahrenen Hersteller stellen Sie sicher, dass Ihre Hochleistungs-SiC-Designs auf einem Fundament aus Zuverlässigkeit und Qualität aufgebaut sind.