SiC-Gleichrichterplatinenlayout: Hochspannungs-Designregeln & Fehlerbehebungsleitfaden

Hocheffiziente Leistungsumwandlung stützt sich stark auf die Siliziumkarbid (SiC)-Technologie, aber die Leistung dieser Komponenten wird streng durch das physikalische Design der Leiterplatte (PCB) begrenzt. Ein schlechtes SiC-Gleichrichterplatinenlayout kann einen Hochleistungs-Halbleiter in eine Quelle gefährlicher Spannungsspitzen, übermäßiger elektromagnetischer Interferenz (EMI) und thermischer Ausfälle verwandeln. Im Gegensatz zu standardmäßigen siliziumbasierten Designs schalten SiC-Bauelemente mit unglaublich hohen Geschwindigkeiten (hohes dV/dt und di/dt), was bedeutet, dass parasitäre Induktivität und Kapazität im Platinenlayout keine vernachlässigbaren Faktoren mehr sind – sie sind kritische Designbeschränkungen.

Dieser Leitfaden bietet einen umfassenden technischen Rahmen für Ingenieure, die SiC-Gleichrichterschaltungen entwickeln. Wir behandeln die wesentlichen Spezifikationen, schrittweise Implementierungsstrategien und detaillierte Fehlerbehebungsprotokolle, um sicherzustellen, dass Ihr Design den industriellen Zuverlässigkeitsstandards entspricht. Ob Sie einen Solarwechselrichter prototypisieren oder ein EV-Ladegerätmodul fertigstellen, APTPCB (APTPCB PCB Factory) bietet die Fertigungspräzision, die zur Ausführung dieser anspruchsvollen Layouts erforderlich ist.

Kurze Antwort (30 Sekunden)

Ein erfolgreiches SiC-Gleichrichterplatinenlayout erfordert die Minimierung der Leistungs-Schleifenfläche, um parasitäre Induktivität zu reduzieren, die Spannungsüberschwingen und Schwingungen verursacht.

Schleifeninduktivität minimieren: Halten Sie die gesamte Schleifeninduktivität unter 10 nH, indem Sie Entkopplungskondensatoren so nah wie möglich an den SiC-Bauelementen platzieren.
Kelvin-Anschlüsse: Verwenden Sie immer Kelvin-Source-Anschlüsse für die Gate-Ansteuerung, um den Regelkreis vom Leistungsregelkreis zu entkoppeln.
Thermisches Management: Verwenden Sie dickes Kupfer (2oz oder 3oz) und thermische Via-Arrays, um die hohe Leistungsdichte von SiC-Komponenten zu bewältigen.
Nähe des Gate-Treibers: Platzieren Sie den Gate-Treiber-IC innerhalb von 20 mm vom SiC-MOSFET/Diode, um die Gate-Schleifeninduktivität zu reduzieren.
Abstandsregeln: Halten Sie sich strikt an die IPC-2221B-Spannungsabstandsstandards, da SiC oft bei 600V–1200V+ betrieben wird.
Symmetrisches Layout: Sorgen Sie für eine symmetrische Verdrahtung bei parallelen Geräten, um Stromungleichgewichte und thermisches Durchgehen zu verhindern.

Wann das Layout von SiC-Gleichrichterplatinen anwendbar ist (und wann nicht)

Zu verstehen, wann spezialisierte SiC-Layout-Techniken anzuwenden sind, stellt sicher, dass die technischen Ressourcen korrekt zugewiesen werden. SiC erfordert aufgrund seiner Schaltgeschwindigkeit einen anderen Ansatz als Standard-Silizium (Si)-Designs.

Gilt für:

Hochspannungssysteme: Designs, die über 400V betrieben werden (z. B. EV-Ladegeräte, industrielle Motorantriebe), bei denen die Durchbruchspannung von SiC vorteilhaft ist.
Hochfrequenzschaltung: Wandler, die über 50kHz–100kHz betrieben werden, wo die Schaltverluste von Standard-Silizium unerschwinglich wären.
Hochtemperaturumgebungen: Anwendungen, die einen Betrieb über 150°C erfordern, unter Nutzung der thermischen Stabilität von SiC.
Platzbeschränkte Designs: Projekte, die eine hohe Leistungsdichte erfordern, bei denen passive Komponenten (Induktivitäten/Kondensatoren) durch Hochfrequenzbetrieb minimiert werden müssen.
Anforderungen an hohe Effizienz: Systeme, die eine Effizienz von >98% anstreben (z.B. 80 Plus Titanium Netzteile).

Gilt nicht (oder ist überdimensioniert) für:

Niederspannungsgleichrichtung: Standard 12V/24V AC-DC-Adapter, bei denen Schottky-Dioden oder synchrone Si-MOSFETs ausreichend und günstiger sind.
Netzfrequenz-Gleichrichtung: 50Hz/60Hz Brückengleichrichter, bei denen die Schaltgeschwindigkeit vernachlässigbar ist und Standard-Diodenbrücken robust genug sind.
Kostensensible Unterhaltungselektronik: Geräte mit geringer Leistung, bei denen die Mehrkosten für SiC-Komponenten und spezialisierte Leiterplattenfertigung nicht gerechtfertigt sind.
Herkömmliche lineare Netzteile: Designs, die keine Schalt-Topologien verwenden.

Regeln & Spezifikationen

Die folgende Tabelle beschreibt die kritischen Designregeln für das SiC-Gleichrichterplatinenlayout. Diese Spezifikationen leiten sich aus Best Practices in der Hochspannungsleistungselektronik und DFM (Design for Manufacturing)-Standards ab.

Regel	Empfohlener Wert/Bereich	Warum es wichtig ist	Wie zu überprüfen	Bei Missachtung
Induktivität der Leistungsschleife	< 10 nH (Ziel < 5 nH)	Hohes di/dt verursacht Spannungsspitzen ($V = L \cdot di/dt$). Überschüssige Induktivität führt zu Geräteüberspannung.	3D-Feldsolver / Q3D Extractor Simulation.	Spannungsüberschwingen zerstört SiC-Bauteil; übermäßiges Klingeln.
Induktivität der Gate-Schleife	< 20 nH	Hohe Induktivität verlangsamt das Schalten und verursacht Gate-Klingeln, was ein falsches Auslösen riskiert.	Leiterbahnlänge messen; sicherstellen, dass der Treiber < 20mm vom Gate entfernt ist.	Falsches Einschalten (Durchschuss); erhöhte Schaltverluste.
Kriechstrecke	Gemäß IPC-2221B (z.B. >5mm für 600V)	Verhindert Oberflächenüberschläge zwischen Hochspannungsknoten, insbesondere in schmutzigen Umgebungen.	CAD DRC (Design Rule Check) mit eingestellten Spannungsregeln.	Lichtbogenbildung, Karbonisierung der Leiterplatte, katastrophaler Kurzschluss.
Luftstrecke	Gemäß IPC-2221B (z.B. >3mm für 600V)	Verhindert Luftdurchschlag zwischen leitenden Teilen.	CAD DRC; Bauteilanschlussabstand prüfen.	Überschlag, Sicherheitsrisiko, Bauteilausfall.
Kupfergewicht	2 oz, 3 oz oder Schweres Kupfer	SiC verarbeitet hohe Stromdichte; dünnes Kupfer verursacht ohmsche Erwärmung ($I^2R$).	Stackup-Spezifikation in den Leiterplattenfertigungs-Hinweisen prüfen.	Leiterbahnüberhitzung, Delamination, Spannungsabfall.
Rastermaß der thermischen Vias	1,0mm - 1,2mm Raster	Überträgt Wärme effizient von der oberen Schicht des Bauteils zu den inneren/unteren Masseflächen.	Visuelle Inspektion des Footprints; thermische Simulation.	Bauteilüberhitzung, reduzierte Lebensdauer.
Gate-Leiterbahnbreite	> 20 mil (0.5mm)	Reduziert die Leiterbahninduktivität und den Widerstand für die hohen Spitzenströme (2A-5A) von Gate-Treibern.	CAD-Constraint-Manager.	Langsames Schalten, erhöhte Schaltverluste.
Differentielles Gate-Routing	Parallel, enge Kopplung	Unterdrückt Gleichtaktrauschen, das durch hohe dV/dt-Schaltereignisse induziert wird.	Sichtprüfung; sicherstellen, dass Gate- und Source-Rückleitung zusammenlaufen.	Gate-Oszillation, unbeabsichtigtes Schalten.
Platzierung des Entkopplungskondensators	< 5mm von den Bauteilpins	Liefert sofortigen Strom für Schaltvorgänge und minimiert die Schleifenfläche.	Visuelle Platzierungsprüfung während des Layouts.	Hohe Spannungsspitzen, EMI-Fehler.
Lagenaufbau	Symmetrisch (z.B. 4 oder 6 Lagen)	Verhindert Platinenverzug während des Reflow-Lötens; ermöglicht dedizierte Masseebenen zur Abschirmung.	Lagenaufbau gemäß DFM-Richtlinien überprüfen.	Platinenverzug, schlechte EMV-Leistung.
Lötstoppmaskenöffnung	1:1 oder etwas größer	Gewährleistet die Freigabe der Lötpaste für große Pads; verhindert Lötstoppmaske auf den Pads.	Gerber-Viewer-Inspektion.	Schlechte Lötstellen, erhöhte thermische Impedanz.
Bauteilabstand	> 1mm zwischen HV-Teilen	Verhindert thermische Kopplung und ermöglicht bei Bedarf den Fluss der Schutzlackierung.	Überprüfung der Bestückungszeichnung.	Thermische Hotspots, Beschichtungshohlräume.

Implementierungsschritte

Die Ausführung eines robusten SiC-Gleichrichterplatinen-Layouts erfordert einen disziplinierten Arbeitsablauf. Die Befolgung dieser Schritte stellt sicher, dass elektrische, thermische und mechanische Anforderungen gleichzeitig erfüllt werden.

Schritt 1: Lagenaufbau und Materialauswahl

Aktion: Wählen Sie ein Leiterplattenmaterial mit einer hohen Tg (Glasübergangstemperatur) und einem geeigneten CTI (Comparative Tracking Index).
Schlüsselparameter: Tg > 170°C; CTI > 600V (PLC 0) für Hochspannung.
Abnahmekontrolle: Bestätigen Sie die Materialverfügbarkeit mit APTPCB, bevor Sie mit dem Layout beginnen. Standard-FR4 kann für sehr hohe Spannungen unzureichend sein; berücksichtigen Sie Materialien, die in unserem Leitfaden Leiterplattenmaterialien aufgeführt sind.

Schritt 2: Bauteilplatzierung (Die kritische Schleife)

Aktion: Platzieren Sie zuerst die SiC-Dioden/MOSFETs und den DC-Zwischenkreis-Kondensator. Diese bilden die Hochfrequenz-Leistungsschleife.
Schlüsselparameter: Der Abstand zwischen den Anschlüssen des DC-Zwischenkreis-Kondensators und den Anschlüssen des SiC-Bauteils muss minimiert werden.
Abnahmekontrolle: Die physikalische Schleifenfläche sollte als enger Kreis sichtbar sein, nicht als ausgedehnter Pfad.

Schritt 3: Gate-Treiber-Platzierung

Aktion: Platzieren Sie den Gate-Treiber-IC unmittelbar neben dem SiC-Schalter.
Schlüsselparameter: Gate-Leiterbahnlänge < 20mm.
Abnahmekontrolle: Überprüfen Sie, ob der Gate-Treiber-Ausgang und der Kelvin-Source-Rückweg parallel zueinander verlaufen (Differenzpaar-Routing).

Schritt 4: Definition der Leistungsebene

Aktion: Große Kupferflächen für die DC+- und DC--Schienen definieren. Dünne Leiterbahnen für Strompfade vermeiden.
Schlüsselparameter: Stromdichte < 30 A/mm² (zur Kontrolle des Temperaturanstiegs).
Abnahmekontrolle: Einen Rechner verwenden, um die Leiterbahnbreite im Verhältnis zur Strombelastbarkeit zu überprüfen.

Schritt 5: Thermische Via-Vernetzung

Aktion: Ein Gitter aus thermischen Vias unter den freiliegenden Pads der SiC-Bauteile platzieren.
Schlüsselparameter: Lochgröße 0,3 mm, Rastermaß 1,0 mm, verschlossen oder abgedeckt, falls von der Bestückung gefordert.
Abnahmekontrolle: Sicherstellen, dass die Vias mit großen internen oder unteren Kupferflächen zur Wärmeverteilung verbunden sind.

Schritt 6: Hochspannungs-Isolationsschnitte

Aktion: Routing-Sperrzonen und physische Schlitze (Fräsen) zwischen Hochspannungsknoten hinzufügen, wenn der Kriechweg auf der Oberfläche unzureichend ist.
Schlüsselparameter: Eine Schlitzbreite von > 1 mm erhöht in der Regel die Kriechwegmarge erheblich.
Abnahmekontrolle: Eine 3D-Abstandsprüfung in Ihrer CAD-Software durchführen.

Schritt 7: Parasitäre Extraktion & Simulation

Aktion: Falls verfügbar, Simulationswerkzeuge verwenden, um die Schleifeninduktivität zu extrahieren.
Schlüsselparameter: Gesamte Schleifeninduktivität < 10 nH.
Abnahmekontrolle: Wenn die Induktivität hoch ist, Kondensatoren näher platzieren oder einen laminierten Busbar-Ansatz innerhalb der PCB-Schichten verwenden.

Schritt 8: DFM- und Bestückungsprüfung

Aktion: Auf Säurefallen, Splitter und Lötstopplackbrücken prüfen.
Schlüsselparameter: Minimale Lötstopplackdammbreite (normalerweise 4 mil).
Abnahmekontrolle: Laden Sie Dateien in einen Gerber-Viewer hoch, um zu überprüfen, ob die endgültigen Fertigungsdaten der Designabsicht entsprechen.

Fehlermodi & Fehlerbehebung

Selbst bei einem sorgfältigen SiC-Gleichrichterplatinenlayout können während des Tests Probleme auftreten. Die hohen Schaltgeschwindigkeiten von SiC legen Schwachstellen offen, die Standard-Silizium verbergen würde.

1. Übermäßiges Spannungsüberschwingen (Ringing)

Symptom: Spannungsspitzen über dem SiC-Bauteil überschreiten die Durchbruchspannung während des Ausschaltens.
Ursachen: Hohe parasitäre Induktivität in der Leistungsschleife; unzureichende Entkopplung.
Prüfungen: Messen Sie den Abstand zwischen dem DC-Zwischenkreis-Kondensator und dem Schalter. Prüfen Sie auf lange, dünne Leiterbahnen im Leistungspfad.
Behebung: Fügen Sie hochfrequente Keramik-Snubber-Kondensatoren (C0G/NP0) direkt über die SiC-Bauteilpins hinzu.
Prävention: Überarbeiten Sie das Layout, um die physikalische Fläche der Kommutierungsschleife zu minimieren.

2. Falsches Einschalten (Miller-Effekt)

Symptom: Durchschaltstrom; Bauteilüberhitzung; unerwartete Leitung.
Ursachen: Hohe dV/dt-Kopplung durch die Miller-Kapazität ($C_{gd}$) hebt die Gate-Spannung an. Hohe Induktivität im Gate-Rückweg.
Prüfungen: Überprüfen Sie, ob eine aktive Miller-Klemme verwendet wird. Überprüfen Sie die Gate-Leiterbahnimpedanz.
Behebung: Verwenden Sie eine negative Gate-Ansteuerspannung (z.B. -4V oder -5V), um Spielraum zu schaffen. Reduzieren Sie den Gate-Widerstand ($R_g$).
Prävention: Ausschließlich Kelvin-Source-Verbindungen verwenden. Den Gate-Treiber extrem nah am Bauteil platzieren.

3. EMI / EMV-Fehler

Symptom: Nichtbestehen von Tests für abgestrahlte oder leitungsgebundene Emissionen.
Ursachen: Große Schaltkreisschleifen, die als Antennen wirken; schnelle Schaltflanken (hohes dV/dt), die hochfrequentes Rauschen erzeugen.
Prüfungen: Die "heißen" Knoten (Knoten mit hohem dV/dt) identifizieren und deren Oberfläche überprüfen.
Behebung: Schirmgehäuse hinzufügen; Schaltgeschwindigkeit verlangsamen ( $R_g$ erhöhen) auf Kosten der Effizienz; Gleichtaktdrosseln hinzufügen.
Prävention: Die Kupferfläche von Knoten mit hohem dV/dt (geschaltete Knoten) minimieren, während die Strombelastbarkeit erhalten bleibt. Interne Masseflächen als Schirme verwenden.

4. Thermisches Durchgehen

Symptom: Die Bauteiltemperatur steigt unkontrolliert an, bis zur Zerstörung.
Ursachen: Schlechte thermische Schnittstelle; unzureichendes Kupfergewicht; Mangel an thermischen Vias.
Prüfungen: Lötstellenhohlräume auf dem Wärmeleitpad überprüfen (Röntgen). Die Konnektivität der thermischen Vias verifizieren.
Behebung: Kühlung verbessern (Kühlkörper, Lüfter).
Prävention: 2oz oder 3oz Kupfer verwenden. Die Anzahl der thermischen Vias maximieren. Sicherstellen, dass der Leiterplattenbestückungsprozess <25% Hohlräume auf großen Pads erreicht.

5. Gate-Oxid-Durchbruch

Symptom: Permanenter Kurzschluss zwischen Gate und Source.
Ursachen: Spannungsspitzen am Gate, die durch Leistungsschleifenkopplung oder ESD induziert werden.
Prüfungen: Auf Zenerdioden zum Schutz des Gates prüfen.
Behebung: Bidirektionale TVS-Dioden nahe den Gate-Source-Pins installieren.
Prävention: Enge Kopplung von Gate- und Source-Leiterbahnen (differenzielles Routing) zur Unterdrückung von induziertem Rauschen.

6. Ermüdung der Lötstellen

Symptom: Zeitweiliger Betrieb oder offene Stromkreise nach thermischer Zyklisierung.
Ursachen: CTE-Fehlanpassung (Wärmeausdehnungskoeffizient) zwischen dem Keramik-SiC-Gehäuse und der FR4-Leiterplatte.
Prüfungen: Lötstellen auf Risse untersuchen.
Behebung: Unterfüllung oder flexible Lötlegierungen verwenden.
Prävention: Leiterplattenmaterialien mit einem besser an die Komponente angepassten CTE wählen oder bedrahtete Gehäuse zur Spannungsentlastung verwenden.

Designentscheidungen

Bei der Planung eines SiC-Gleichrichterplatinenlayouts müssen frühzeitig im Prozess mehrere strategische Entscheidungen getroffen werden. Diese Entscheidungen bestimmen die Kosten, Leistung und Herstellbarkeit der endgültigen Platine.

Materialauswahl: FR4 vs. Spezialisierte Substrate Standard-FR4 ist kostengünstig, hat aber Einschränkungen bei der Wärmeleitfähigkeit und Hochfrequenzverlusten. Für Hochleistungs-SiC-Anwendungen ziehen Ingenieure oft in Betracht:

High-Tg FR4: Unerlässlich für bleifreies Löten und hohe Betriebstemperaturen.
Keramiksubstrate (DBC): Werden für extrem leistungsstarke Module verwendet und bieten überlegene thermische Leistung, jedoch zu deutlich höheren Kosten.
Metallkern-Leiterplatte (MCPCB): Hervorragend zur Wärmeableitung geeignet, aber im Allgemeinen auf einlagiges Routing beschränkt, was ein Layout mit geringer Induktivität erschwert.
Entscheidungshilfe: Verwenden Sie High-Tg FR4 mit schwerem Kupfer für die meisten <10kW Designs. Ziehen Sie IMS/MCPCB nur in Betracht, wenn die Topologie eine einfache Leiterbahnführung zulässt.

Kupferstärke: 1oz vs. Schweres Kupfer SiC-Bauelemente sind klein, verarbeiten aber massive Leistung.

1oz (35µm): Im Allgemeinen unzureichend für den Hauptstrompfad in SiC-Designs, es sei denn, die Leiterbahnen sind extrem breit.
2oz - 3oz (70µm - 105µm): Der Standard für Leistungselektronik. Ermöglicht schmalere Leiterbahnen (reduziert die Induktivität) bei gleichzeitiger Stromführung.
Entscheidungshilfe: Beginnen Sie mit 2oz Kupfer. Wenn die thermische Simulation Hotspots zeigt, wechseln Sie zu 3oz oder fügen Sie Stromschienen hinzu.

Oberflächenveredelung

HASL (Hot Air Solder Leveling): Nicht empfohlen für SiC-Gehäuse mit feinem Raster aufgrund unebener Oberflächen.
ENIG (Electroless Nickel Immersion Gold): Ausgezeichnete Planheit, gut für Drahtbonden und feines Raster.
Immersion Silver: Gute Leitfähigkeit, aber anfällig für Anlaufen.
Entscheidungshilfe: Wählen Sie ENIG für die beste Balance aus Planheit, Lötbarkeit und Zuverlässigkeit bei hochwertigen SiC-Leiterplatten.

Gate-Treiber-Topologie

Unipolar (0V bis 15V): Einfacher, birgt aber das Risiko eines falschen Einschaltens aufgrund des Miller-Effekts.
Bipolar (-4V bis 15V): Erfordert eine komplexere Stromversorgung, bietet aber eine robuste Immunität gegen falsches Triggern.
Entscheidungshilfe: Verwenden Sie immer einen bipolaren Gate-Treiber für SiC-Designs >600V oder hart schaltende Topologien.

FAQ

F: Warum ist die Schleifeninduktivität bei SiC kritischer als bei Silizium-IGBTs? A: SiC-Bauelemente schalten 10- bis 100-mal schneller als IGBTs. Der erzeugte Spannungsspike ist proportional zur Schaltgeschwindigkeit ($di/dt$). Selbst 10nH Induktivität können bei SiC-Geschwindigkeiten zerstörerische Spannungsspitzen erzeugen, während ein IGBT dies möglicherweise tolerieren würde.

SiC $di/dt$ kann 3000 A/µs überschreiten.
IGBT $di/dt$ liegt typischerweise bei < 500 A/µs.

F: Kann ich Standard-FR4 für SiC-Gleichrichterplatinen verwenden? A: Ja, aber mit Einschränkungen. Sie müssen High-Tg FR4 (Tg > 170°C) verwenden, um den höheren Betriebstemperaturen standzuhalten. Bei Spannungen >1000V achten Sie genau auf den CTI-Wert des Laminats, um Kriechströme zu verhindern.

F: Was ist die Kelvin-Verbindung und warum ist sie zwingend erforderlich? A: Eine Kelvin-Verbindung trennt den Hochstrom-Leistungspfad vom empfindlichen Steuerpfad (Gate).

Sie verhindert, dass der Spannungsabfall über die Source-Induktivität von der Gate-Ansteuerspannung abgezogen wird.
Ohne sie verlangsamt sich das Schalten und es treten Oszillationen auf.

F: Wie gehe ich mit Wärme um, wenn das SiC-Bauelement ein Surface Mount Device (SMD) ist? A: Sie müssen sich zur Kühlung auf die Leiterplatte verlassen.

Verwenden Sie eine dichte Anordnung von thermischen Vias (0.3mm Loch, 1mm Raster) unter dem Wärmeleitpad.
Verbinden Sie diese Vias mit großen Kupferflächen auf Innen- und Unterschichten.
Befestigen Sie einen Kühlkörper an der Unterseite der Leiterplatte mit einem Wärmeleitmaterial (TIM).

F: Welche Gate-Leiterbahnbreite wird empfohlen? A: Obwohl der durchschnittliche Gate-Strom niedrig ist, ist der Spitzenstrom hoch (oft 2A–5A).

Verwenden Sie Leiterbahnen mit einer Breite von mindestens 20 mil (0.5mm).
Halten Sie die Länge unter 20mm.
Minimieren Sie Vias im Gate-Pfad (Vias erhöhen die Induktivität).

F: Sollte ich eine Massefläche für SiC-Layouts verwenden? A: Ja, aber seien Sie vorsichtig.

Platzieren Sie nach Möglichkeit keine Massefläche direkt unter dem Hochspannungs-Schaltknoten (Drain/Kollektor), da dies parasitäre Kapazitäten ($C_{oss}$) erzeugt, die die Schaltverluste erhöhen.
Verwenden Sie Masseflächen unter der Niederspannungs-Steuerschaltung, um diese vor Rauschen abzuschirmen.

F: Wie gewährleistet APTPCB die Zuverlässigkeit von SiC-Leiterplatten? A: Wir nutzen die automatische optische Inspektion (AOI) und E-Tests, um die Konnektivität zu überprüfen. Für Hochspannungsplatinen können wir spezifische Impedanzkontrollen durchführen und sicherstellen, dass die Materialspezifikationen (wie die Haftung von dickem Kupfer) den IPC-Klassen 2 oder 3 entsprechen.

F: Welche Auswirkungen haben "Säurefallen" in Hochspannungs-Layouts? A: Säurefallen (spitze Winkel in Leiterbahnen) können Ätzmittel zurückhalten und im Laufe der Zeit Korrosion verursachen. Bei Hochspannungs-SiC-Leiterplatten kann diese Korrosion zu offenen Stromkreisen führen oder, schlimmer noch, einen Lichtbogenweg erzeugen. Verwenden Sie immer 45-Grad-Winkel, niemals 90-Grad- oder spitze Winkel.

F: Wie berechne ich den erforderlichen Kriechweg für 1200V SiC? A: Beachten Sie IPC-2221B.

Für unbeschichtete externe Leiter: ~6mm bis 10mm je nach Verschmutzungsgrad.
Die Verwendung eines Schlitzes (Fräsung) zwischen den Pads kann den Kriechweg effektiv erhöhen, ohne die Komponenten weiter auseinander zu bewegen.

F: Was ist der beste Weg, eine SiC-Prototypenplatine zu testen? A: Beginnen Sie mit niedriger Spannung (z.B. 50V) und überprüfen Sie die Gate-Signale.

Verwenden Sie ein Oszilloskop mit hoher Bandbreite (>500MHz) und hochspannungsfeste Differenztastköpfe.
Standard-Passivtastköpfe belasten den Schaltkreis und liefern falsche Wellenformen.
Erhöhen Sie die Busspannung langsam und überwachen Sie dabei auf Überschwingen (Ringing).

Glossar (Schlüsselbegriffe)

Begriff	Definition
SiC (Siliziumkarbid)	Ein Halbleitermaterial mit großer Bandlücke, das höhere Spannungen, Temperaturen und Schaltfrequenzen als Silizium ermöglicht.
Parasitäre Induktivität	Unerwünschte Induktivität, die in Leiterbahnspuren und Bauteilanschlüssen inhärent ist und Stromänderungen entgegenwirkt.
dV/dt	Die Änderungsrate der Spannung über die Zeit. Hohes dV/dt in SiC verursacht Rauschkopplung und EMI.
di/dt	Die Änderungsrate des Stroms über die Zeit. Hohes di/dt erzeugt Spannungsspitzen über Induktivitäten.
Kelvin-Verbindung	Eine Layout-Technik, die separate Kontaktpaare für die Stromführung und Spannungserfassung (oder Ansteuerung) verwendet, um Interferenzen zu eliminieren.
Miller-Effekt	Die Erhöhung der äquivalenten Eingangskapazität aufgrund der Verstärkung der Kapazität zwischen Eingangs- und Ausgangsanschlüssen ($C_{gd}$).
Schleifenfläche	Die physikalische Fläche, die vom Strompfad umschlossen wird. Größere Fläche = höhere Induktivität = schlechtere Leistung.
Kriechstrecke	Der kürzeste Abstand zwischen zwei leitenden Teilen entlang der Oberfläche des Isoliermaterials.
Luftstrecke	Der kürzeste Abstand zwischen zwei leitenden Teilen durch die Luft.
CTI (Vergleichender Kriechstromfestigkeitsindex)	Ein Maß für die elektrischen Durchbruchs- (Kriechstrom-) Eigenschaften eines Isoliermaterials.
Thermisches Via	Ein plattiertes Loch, das speziell dazu dient, Wärme von einer Schicht der Leiterplatte zur anderen zu leiten, anstatt nur elektrische Signale.
Kommutierungsschleife	Der Weg, den der Strom während des Übergangs vom leitenden Schalter zur leitenden Diode (und umgekehrt) nimmt.

Fazit

Das Design eines SiC-Gleichrichterplatinenlayouts ist ein Balanceakt zwischen der Minimierung parasitärer Induktivitäten, der Bewältigung intensiver thermischer Lasten und der Einhaltung von Hochspannungssicherheitsvorschriften. Der Unterschied zwischen einem zuverlässigen Leistungsmodul und einem fehlgeschlagenen Prototyp liegt oft in den Details: der Enge der Kommutierungsschleife, der Symmetrie des Routings und der Qualität des Leiterplattensubstrats.

Indem Sie die oben genannten Spezifikationen und Schritte zur Fehlerbehebung befolgen, können Sie das volle Potenzial der Siliziumkarbid-Technologie ausschöpfen. Wenn Sie bereit sind, Ihr Layout in die Realität umzusetzen, steht Ihnen APTPCB gerne zur Seite. Unsere Fertigungskapazitäten sind optimiert für die Anforderungen moderner Leistungselektronik an schwere Kupferlagen, hohe Tg-Werte und Präzisionstoleranzen.

Reichen Sie Ihre Gerber-Dateien noch heute für eine umfassende DFM-Überprüfung ein und stellen Sie sicher, dass Ihr SiC-Design auf Leistung ausgelegt ist.