SiC-Gleichrichter-Board-Layout: Hochspannungsregeln und Leitfaden zur Fehlersuche

Eine hocheffiziente Leistungswandlung hängt stark von Silicon-Carbide-(SiC-)Technologie ab, doch die Leistung dieser Bauteile wird unmittelbar durch das physische PCB-Design begrenzt. Ein schlechtes SiC-Gleichrichter-Board-Layout kann aus einem Hochleistungshalbleiter eine Quelle gefährlicher Spannungsspitzen, starker elektromagnetischer Störungen (EMI) und thermischer Ausfälle machen. Anders als bei klassischen Siliziumdesigns schalten SiC-Bauelemente mit extrem hohen Geschwindigkeiten, also mit hohem dV/dt und di/dt. Dadurch sind parasitäre Induktivitäten und Kapazitäten im Layout keine Nebeneffekte mehr, sondern zentrale Designgrenzen.

Dieser Leitfaden liefert Ingenieurinnen und Ingenieuren einen vollständigen technischen Rahmen für die Auslegung von SiC-Gleichrichterschaltungen. Behandelt werden die wichtigsten Spezifikationen, konkrete Umsetzungsschritte und detaillierte Protokolle zur Fehlersuche, damit Ihr Design industrielle Zuverlässigkeitsanforderungen erfüllt. Ob Sie einen Solarwechselrichter prototypisch aufbauen oder ein EV-Lademodul finalisieren: APTPCB (APTPCB PCB Factory) bietet die Fertigungspräzision, die für solche anspruchsvollen Layouts erforderlich ist.

Kurzantwort (30 Sekunden)

Ein erfolgreiches SiC-Gleichrichter-Board-Layout verlangt vor allem eine minimale Leistungsschleifenfläche, damit parasitäre Induktivität reduziert wird, die sonst Überspannung und Ringing verursacht.

Schleifeninduktivität minimieren: Halten Sie die gesamte Schleifeninduktivität unter 10 nH, indem Sie Entkopplungskondensatoren so nah wie möglich an den SiC-Bauteilen platzieren.
Kelvin-Anschlüsse: Verwenden Sie für die Gate-Ansteuerung immer Kelvin-Source-Anschlüsse, damit der Steuerkreis vom Leistungskreis entkoppelt bleibt.
Thermisches Management: Setzen Sie 2 oz oder 3 oz Kupfer sowie thermische Via-Arrays ein, um die hohe Leistungsdichte von SiC-Komponenten zu beherrschen.
Nähe des Gate-Treibers: Platzieren Sie den Gate-Treiber-IC in einem Abstand von unter 20 mm zum SiC-MOSFET bzw. zur Diode, um die Induktivität der Gate-Schleife zu senken.
Abstandsregeln: Halten Sie die Spannungsabstände nach IPC-2221B strikt ein, da SiC oft bei 600 V bis über 1200 V betrieben wird.
Symmetrisches Layout: Sorgen Sie bei parallel geschalteten Bauteilen für symmetrisches Routing, damit Stromungleichgewicht und thermisches Durchgehen vermieden werden.

Wann ein SiC-Gleichrichter-Board-Layout sinnvoll ist und wann nicht

Nur wenn klar ist, wann spezielle SiC-Layouttechniken gebraucht werden, setzen Sie Engineering-Ressourcen sinnvoll ein. Wegen seiner hohen Schaltgeschwindigkeit verlangt SiC einen anderen Ansatz als herkömmliche Silizium-(Si-)Designs.

Geeignet für:

Hochspannungssysteme: Designs über 400 V, etwa EV-Ladegeräte oder industrielle Motorantriebe, bei denen die hohe Durchbruchspannung von SiC Vorteile bringt.
Hochfrequentes Schalten: Wandler oberhalb von 50 kHz bis 100 kHz, bei denen die Schaltverluste von Standard-Silizium zu hoch wären.
Hochtemperaturumgebungen: Anwendungen mit Betriebstemperaturen über 150 °C, die von der thermischen Stabilität von SiC profitieren.
Platzkritische Designs: Projekte mit hoher Leistungsdichte, bei denen passive Bauteile wie Induktivitäten und Kondensatoren durch hohe Schaltfrequenz kleiner ausfallen sollen.
Hohe Effizienzanforderungen: Systeme mit Zielwirkungsgraden über 98 %, etwa Netzteile mit 80 Plus Titanium.

Nicht geeignet beziehungsweise überdimensioniert für:

Niederspannungsgleichrichtung: Normale 12-V-/24-V-AC-DC-Adapter, bei denen Schottky-Dioden oder synchrone Si-MOSFETs ausreichen und günstiger sind.
Gleichrichtung bei Netzfrequenz: 50-Hz-/60-Hz-Brückengleichrichter, bei denen die Schaltgeschwindigkeit kaum eine Rolle spielt und Standard-Diodenbrücken robust genug sind.
Kostensensitive Unterhaltungselektronik: Geräte mit geringer Leistung, bei denen die Mehrkosten für SiC-Bauteile und spezialisierte PCB-Fertigung nicht gerechtfertigt sind.
Klassische lineare Netzteile: Designs, die keine Schaltwandlertopologien einsetzen.

Regeln und Spezifikationen

Die folgende Tabelle fasst die entscheidenden Designregeln für ein SiC-Gleichrichter-Board-Layout zusammen. Diese Vorgaben leiten sich aus Best Practices der Hochspannungs-Leistungselektronik und aus DFM-Standards ab.

Regel	Empfohlener Wert/Bereich	Warum das wichtig ist	So prüfen Sie es	Wenn es ignoriert wird
Induktivität der Leistungsschleife	< 10 nH (Ziel < 5 nH)	Hohes di/dt erzeugt Spannungsspitzen ($V = L \cdot di/dt$). Zu viel Induktivität führt zu Überspannung am Bauteil.	Simulation mit 3D-Feldlöser oder Q3D Extractor.	Spannungsüberschwingen zerstört das SiC-Bauteil; starkes Ringing.
Induktivität der Gate-Schleife	< 20 nH	Hohe Induktivität verlangsamt das Schalten und verursacht Gate-Ringing, was Fehlauslösungen begünstigt.	Leiterbahnlänge messen; sicherstellen, dass der Treiber weniger als 20 mm vom Gate entfernt ist.	Falsches Einschalten (Shoot-Through); höhere Schaltverluste.
Kriechstrecke	Nach IPC-2221B (z. B. > 5 mm bei 600 V)	Verhindert Oberflächenüberschläge zwischen Hochspannungsknoten, besonders in verschmutzten Umgebungen.	CAD-DRC mit hinterlegten Spannungsregeln.	Lichtbogenbildung, Verkohlung der Leiterplatte, katastrophaler Kurzschluss.
Luftstrecke	Nach IPC-2221B (z. B. > 3 mm bei 600 V)	Verhindert Luftdurchschlag zwischen leitenden Teilen.	CAD-DRC; Pin-Abstände der Bauteile prüfen.	Überschlag, Sicherheitsrisiko, Bauteilausfall.
Kupfergewicht	2 oz, 3 oz oder Heavy Copper	SiC arbeitet mit hoher Stromdichte; zu dünnes Kupfer verursacht ohmsche Erwärmung ($I^2R$).	Stackup-Spezifikation in den Unterlagen zur PCB-Fertigung prüfen.	Überhitzte Leiterbahnen, Delamination, Spannungsabfall.
Raster der thermischen Vias	1,0 mm bis 1,2 mm Raster	Führt Wärme effizient von Bauteilen auf der Top-Lage zu inneren oder unteren Masseflächen ab.	Footprint visuell prüfen; thermische Simulation.	Überhitzung des Bauteils, verkürzte Lebensdauer.
Breite der Gate-Leiterbahn	> 20 mil (0,5 mm)	Verringert Induktivität und Widerstand der Leiterbahn bei hohen Spitzenströmen der Gate-Treiber von 2 A bis 5 A.	CAD-Constraint-Manager.	Langsames Schalten, höhere Schaltverluste.
Differenzielles Gate-Routing	Parallel, eng gekoppelt	Unterdrückt Gleichtaktrauschen, das durch Schaltvorgänge mit hohem dV/dt entsteht.	Sichtprüfung; sicherstellen, dass Gate und Source-Rückleiter gemeinsam geführt werden.	Gate-Oszillation, unbeabsichtigtes Schalten.
Platzierung des Entkopplungskondensators	< 5 mm von den Pins des Bauteils	Liefert Strom direkt für Schaltvorgänge und minimiert so die Schleifenfläche.	Platzierung im Layout visuell prüfen.	Hohe Spannungsspitzen, EMI-Probleme.
Lagenaufbau	Symmetrisch, z. B. 4 oder 6 Lagen	Verhindert Verzug beim Reflow-Löten und erlaubt dedizierte Masseflächen zur Abschirmung.	Stackup anhand der DFM-Richtlinien prüfen.	Leiterplattenverzug, schlechte EMI-Performance.
Lötstopplacköffnung	1:1 oder etwas größer	Sorgt bei großen Pads für ausreichende Pastenfreigabe und verhindert Lack auf den Pads.	Prüfung im Gerber-Viewer.	Schlechte Lötstellen, höhere thermische Impedanz.
Bauteilabstand	> 1 mm zwischen HV-Bauteilen	Verhindert thermische Kopplung und lässt bei Bedarf Schutzlack zuverlässig fließen.	Bestückungszeichnung prüfen.	Thermische Hotspots, Hohlräume in der Beschichtung.

Umsetzungsschritte

Ein robustes SiC-Gleichrichter-Board-Layout entsteht nur mit einem disziplinierten Ablauf. Wenn Sie die folgenden Schritte einhalten, werden elektrische, thermische und mechanische Anforderungen gleichzeitig berücksichtigt.

Schritt 1: Stackup und Materialauswahl

Aktion: Wählen Sie ein PCB-Material mit hoher Tg (Glasübergangstemperatur) und geeignetem CTI (Comparative Tracking Index).
Wichtiger Parameter: Tg > 170 °C; CTI > 600 V (PLC 0) für Hochspannung.
Abnahmekriterium: Klären Sie die Materialverfügbarkeit mit APTPCB, bevor das Layout startet. Standard-FR4 kann für sehr hohe Spannungen unzureichend sein. Berücksichtigen Sie daher die Materialien aus unserem Leitfaden zu PCB-Materialien.

Schritt 2: Bauteilplatzierung, also die kritische Schleife

Aktion: Platzieren Sie zuerst die SiC-Dioden bzw. MOSFETs und den Zwischenkreiskondensator. Diese Bauteile bilden die hochfrequente Leistungsschleife.
Wichtiger Parameter: Der Abstand zwischen den Anschlüssen des Zwischenkreiskondensators und den SiC-Anschlüssen muss so klein wie möglich sein.
Abnahmekriterium: Die physische Schleifenfläche sollte als kompakter Kreis erkennbar sein und nicht als weit ausgreifender Strompfad.

Schritt 3: Platzierung des Gate-Treibers

Aktion: Platzieren Sie den Gate-Treiber-IC direkt neben dem SiC-Schalter.
Wichtiger Parameter: Gate-Leiterbahnlänge < 20 mm.
Abnahmekriterium: Prüfen Sie, ob Gate-Treiber-Ausgang und Kelvin-Source-Rückleitung parallel zueinander verlaufen, also als differentielles Paar geroutet sind.

Schritt 4: Definition der Leistungsebenen

Aktion: Legen Sie große Kupferflächen für DC+ und DC- fest. Verwenden Sie für Leistungspfade keine schmalen Leiterbahnen.
Wichtiger Parameter: Stromdichte < 30 A/mm² zur Kontrolle des Temperaturanstiegs.
Abnahmekriterium: Prüfen Sie mit einem Rechner, ob Leiterbahnbreite und Stromtragfähigkeit zusammenpassen.

Schritt 5: Thermische Via-Vernetzung

Aktion: Platzieren Sie unter den freiliegenden Pads der SiC-Bauteile ein Raster aus thermischen Vias.
Wichtiger Parameter: Lochdurchmesser 0,3 mm, Raster 1,0 mm, je nach Bestückung verschlossen oder tented.
Abnahmekriterium: Stellen Sie sicher, dass diese Vias an große innere oder untere Kupferflächen zur Wärmeverteilung angebunden sind.

Schritt 6: Isolationsschlitze für Hochspannung

Aktion: Fügen Sie Routing-Sperrzonen und physische Schlitze beziehungsweise Fräsungen zwischen Hochspannungsknoten hinzu, wenn die Kriechstrecke auf der Oberfläche nicht ausreicht.
Wichtiger Parameter: Eine Schlitzbreite von mehr als 1 mm bringt in der Regel deutlich zusätzliche Kriechstrecke.
Abnahmekriterium: Führen Sie in Ihrer CAD-Software eine 3D-Abstandsprüfung durch.

Schritt 7: Parasitäre Extraktion und Simulation

Aktion: Nutzen Sie, wenn verfügbar, Simulationstools zur Extraktion der Schleifeninduktivität.
Wichtiger Parameter: Gesamte Schleifeninduktivität < 10 nH.
Abnahmekriterium: Wenn die Induktivität zu hoch ist, rücken Sie die Kondensatoren näher an das Bauteil oder verwenden Sie einen laminierten Busbar-Ansatz innerhalb der PCB-Lagen.

Schritt 8: DFM- und Bestückungsprüfung

Aktion: Prüfen Sie auf Acid Traps, Sliver und Lötstopplackbrücken.
Wichtiger Parameter: Minimale Breite des Lötstopplackstegs, meist 4 mil.
Abnahmekriterium: Laden Sie die Daten in einen Gerber-Viewer hoch und prüfen Sie, ob die finalen Fertigungsdaten der Designabsicht entsprechen.

Fehlermodi und Fehlersuche

Auch bei einem sorgfältigen SiC-Gleichrichter-Board-Layout können im Test Probleme auftreten. Die hohen Schaltgeschwindigkeiten von SiC machen Schwächen sichtbar, die bei Standard-Silizium oft verborgen bleiben.

1. Übermäßiges Spannungsüberschwingen (Ringing)

Symptom: Die Spannungsspitzen am SiC-Bauteil überschreiten beim Abschalten die Durchbruchspannungsgrenze.
Ursachen: Hohe parasitäre Induktivität in der Leistungsschleife; unzureichende Entkopplung.
Prüfungen: Messen Sie den Abstand zwischen Zwischenkreiskondensator und Schalter. Suchen Sie im Leistungspfad nach langen, schmalen Leiterbahnen.
Abhilfe: Ergänzen Sie hochfrequente keramische Snubber-Kondensatoren vom Typ C0G/NP0 direkt an den Pins des SiC-Bauteils.
Vorbeugung: Überarbeiten Sie das Layout so, dass die physische Fläche der Kommutierungsschleife minimal wird.

2. Falsches Einschalten durch den Miller-Effekt

Symptom: Shoot-Through-Strom, überhitztes Bauteil, unerwartete Leitfähigkeit.
Ursachen: Hohes dV/dt koppelt über die Miller-Kapazität ($C_{gd}$) ein und hebt die Gate-Spannung an. Dazu kommt hohe Induktivität im Gate-Rückweg.
Prüfungen: Prüfen Sie, ob eine aktive Miller-Klemme verwendet wird. Kontrollieren Sie die Impedanz der Gate-Leiterbahn.
Abhilfe: Verwenden Sie eine negative Gate-Ansteuerspannung, etwa -4 V oder -5 V, um zusätzliche Reserve zu schaffen. Reduzieren Sie den Gate-Widerstand ($R_g$).
Vorbeugung: Nutzen Sie konsequent Kelvin-Source-Anschlüsse. Platzieren Sie den Gate-Treiber extrem nah am Bauteil.

3. EMI-/EMV-Fehler

Symptom: Die Baugruppe besteht Prüfungen für leitungsgebundene oder abgestrahlte Emissionen nicht.
Ursachen: Große Schaltstromschleifen wirken wie Antennen; schnelle Schaltflanken mit hohem dV/dt erzeugen Hochfrequenzrauschen.
Prüfungen: Identifizieren Sie die heißen Knoten mit hohem dV/dt und prüfen Sie deren Kupferfläche.
Abhilfe: Ergänzen Sie Abschirmhauben, verlangsamen Sie das Schalten durch Erhöhung von $R_g$ auf Kosten der Effizienz oder fügen Sie Gleichtaktdrosseln hinzu.
Vorbeugung: Halten Sie die Kupferfläche der geschalteten Knoten mit hohem dV/dt so klein wie möglich, ohne die Stromtragfähigkeit zu gefährden. Nutzen Sie innere Masseflächen als Schirm.

4. Thermisches Durchgehen

Symptom: Die Bauteiltemperatur steigt unkontrolliert an, bis das Bauteil zerstört wird.
Ursachen: Schlechte thermische Anbindung, zu geringes Kupfergewicht, fehlende thermische Vias.
Prüfungen: Prüfen Sie den Lötvoid-Anteil auf dem Thermal Pad per Röntgen. Verifizieren Sie die Anbindung der thermischen Vias.
Abhilfe: Verbessern Sie die Kühlung, etwa mit Kühlkörper oder Lüfter.
Vorbeugung: Verwenden Sie 2 oz oder 3 oz Kupfer. Maximieren Sie die Anzahl der thermischen Vias. Stellen Sie sicher, dass der Prozess der PCB-Bestückung auf großen Pads weniger als 25 % Void-Anteil erreicht.

5. Gateoxid-Durchbruch

Symptom: Permanenter Kurzschluss zwischen Gate und Source.
Ursachen: Spannungsspitzen am Gate durch Kopplung aus der Leistungsschleife oder durch ESD.
Prüfungen: Prüfen Sie, ob Zener-Dioden zum Schutz des Gates vorhanden sind.
Abhilfe: Platzieren Sie bidirektionale TVS-Dioden nahe an Gate- und Source-Pins.
Vorbeugung: Führen Sie Gate- und Source-Leiterbahnen eng gekoppelt als differentielles Routing, damit eingekoppelte Störungen unterdrückt werden.

6. Ermüdung von Lötstellen

Symptom: Intermittierender Betrieb oder offene Verbindungen nach thermischen Zyklen.
Ursachen: CTE-Mismatch, also ein Unterschied im Wärmeausdehnungskoeffizienten zwischen keramischem SiC-Gehäuse und FR4-PCB.
Prüfungen: Kontrollieren Sie die Lötstellen auf Risse.
Abhilfe: Verwenden Sie Underfill oder flexible Lötlegierungen.
Vorbeugung: Wählen Sie PCB-Materialien mit besser angepasstem CTE oder setzen Sie bedrahtete Gehäuse zur Spannungsentlastung ein.

Designentscheidungen

Bei der Planung eines SiC-Gleichrichter-Board-Layouts müssen mehrere strategische Entscheidungen früh getroffen werden. Diese Festlegungen bestimmen Kosten, Leistung und Fertigbarkeit der finalen Leiterplatte.

Materialauswahl: FR4 oder Spezialsubstrate Standard-FR4 ist kostengünstig, stößt aber bei Wärmeleitfähigkeit und Hochfrequenzverlusten an Grenzen. Für SiC-Anwendungen mit hoher Leistung ziehen Ingenieurinnen und Ingenieure oft Folgendes in Betracht:

High-Tg-FR4: Unverzichtbar für bleifreies Löten und hohe Betriebstemperaturen.
Keramiksubstrate (DBC): Für extrem leistungsstarke Module geeignet, mit sehr guter Thermik, aber deutlich höheren Kosten.
Metallkern-PCB (MCPCB): Hervorragend zur Wärmeabfuhr, jedoch meist auf einlagiges Routing begrenzt, was ein niederinduktives Layout erschwert.
Entscheidungshilfe: Für die meisten Designs unter 10 kW ist High-Tg-FR4 mit schwerem Kupfer die richtige Ausgangsbasis. IMS oder MCPCB sollten Sie nur erwägen, wenn die Topologie einfaches Routing zulässt.

Kupferdicke: 1 oz oder Heavy Copper SiC-Bauteile sind klein, verarbeiten aber enorme Leistung.

1 oz (35 µm): Für den Hauptleistungspfad in SiC-Designs meist nicht ausreichend, außer die Leiterbahnen werden extrem breit ausgeführt.
2 oz bis 3 oz (70 µm bis 105 µm): Der Standard in der Leistungselektronik. Ermöglicht schmalere Leiterbahnen, also geringere Induktivität, bei gleichzeitig ausreichender Stromtragfähigkeit.
Entscheidungshilfe: Starten Sie mit 2 oz Kupfer. Wenn die thermische Simulation Hotspots zeigt, wechseln Sie zu 3 oz oder ergänzen Sie Stromschienen.

Oberflächenfinish

HASL (Hot Air Solder Leveling): Für SiC-Gehäuse mit feinem Pitch wegen der unebenen Oberfläche nicht empfehlenswert.
ENIG (Electroless Nickel Immersion Gold): Sehr plan, gut für Wire Bonding und Fine Pitch.
Immersion Silver: Gute Leitfähigkeit, aber empfindlich gegenüber Anlaufen.
Entscheidungshilfe: Wählen Sie ENIG, wenn Sie die beste Balance aus Planarität, Lötbarkeit und Zuverlässigkeit für hochwertige SiC-Platinen suchen.

Gate-Treiber-Topologie

Unipolar (0 V bis 15 V): Einfacher, birgt aber wegen des Miller-Effekts ein höheres Risiko für falsches Einschalten.
Bipolar (-4 V bis 15 V): Erfordert eine aufwendigere Versorgung, bietet jedoch eine deutlich robustere Immunität gegen Fehlauslösung.
Entscheidungshilfe: Verwenden Sie für SiC-Designs über 600 V oder für hart schaltende Topologien immer eine bipolare Gate-Ansteuerung.

FAQ

F: Warum ist die Schleifeninduktivität bei SiC kritischer als bei Silizium-IGBTs? A: SiC-Bauteile schalten 10- bis 100-mal schneller als IGBTs. Die erzeugte Spannungsspitze ist proportional zur Schaltgeschwindigkeit beziehungsweise zu $di/dt$. Schon 10 nH Induktivität können bei SiC-Schaltgeschwindigkeit zerstörerische Spannungsspitzen verursachen, während ein IGBT das unter Umständen noch toleriert.

Bei SiC kann $di/dt$ über 3000 A/µs liegen.
Bei IGBTs liegt $di/dt$ typischerweise unter 500 A/µs.

F: Kann ich Standard-FR4 für SiC-Gleichrichterplatinen verwenden? A: Ja, allerdings mit Einschränkungen. Sie sollten High-Tg-FR4 mit Tg > 170 °C einsetzen, damit die höheren Betriebstemperaturen sicher beherrscht werden. Bei Spannungen über 1000 V müssen Sie außerdem sehr genau auf den CTI-Wert des Laminats achten, damit kein Tracking entsteht.

F: Was ist ein Kelvin-Anschluss und warum ist er zwingend erforderlich? A: Ein Kelvin-Anschluss trennt den Hochstrom-Leistungspfad vom empfindlichen Steuerpfad des Gates.

Dadurch wird verhindert, dass der Spannungsabfall an der Source-Induktivität die Gate-Ansteuerspannung reduziert.
Ohne diese Trennung wird das Schalten langsamer und es entstehen Oszillationen.

F: Wie führe ich Wärme ab, wenn das SiC-Bauteil als SMD ausgeführt ist? A: In diesem Fall müssen Sie sich bei der Kühlung auf die Leiterplatte stützen.

Verwenden Sie unter dem Thermal Pad ein dichtes Feld thermischer Vias mit 0,3-mm-Bohrung und 1,0-mm-Raster.
Verbinden Sie diese Vias mit großen Kupferflächen auf Innen- und Unterlagen.
Montieren Sie an der Unterseite der Leiterplatte einen Kühlkörper mit Thermal Interface Material, also TIM.

F: Welche Breite wird für die Gate-Leiterbahn empfohlen? A: Der mittlere Gate-Strom ist zwar klein, die Spitzenströme liegen jedoch häufig bei 2 A bis 5 A.

Verwenden Sie Leiterbahnen mit mindestens 20 mil beziehungsweise 0,5 mm Breite.
Halten Sie die Länge unter 20 mm.
Minimieren Sie Vias im Gate-Pfad, weil jede Via zusätzliche Induktivität einbringt.

F: Sollte ich bei SiC-Layouts eine Massefläche einsetzen? A: Ja, aber mit Bedacht.

Platzieren Sie nach Möglichkeit keine Massefläche direkt unter dem Hochspannungs-Schaltknoten, also Drain oder Collector, weil dadurch parasitäre Kapazität $C_{oss}$ entsteht und die Schaltverluste steigen.
Unter der Niederspannungs-Steuerung sollten Sie dagegen gezielt Masseflächen einsetzen, um die Schaltung gegen Störungen abzuschirmen.

F: Wie stellt APTPCB die Zuverlässigkeit von SiC-Platinen sicher? A: Wir nutzen AOI und E-Testing, um die elektrische Verbindung zu prüfen. Für Hochspannungsplatinen können wir zusätzlich spezifische Prüfungen zur Impedanzkontrolle durchführen und sicherstellen, dass Materialanforderungen wie die Haftfestigkeit von Heavy Copper IPC Class 2 oder 3 erfüllen.

F: Welche Auswirkungen haben Acid Traps in Hochspannungslayouts? A: Acid Traps, also spitze Winkel in Leiterbahnen, können Ätzmittel zurückhalten und so langfristig Korrosion verursachen. Bei Hochspannungs-SiC-Platinen kann diese Korrosion zu offenen Stromkreisen oder sogar zu einem Überschlagspfad führen. Verwenden Sie daher immer 45-Grad-Winkel und niemals 90-Grad- oder spitze Winkel.

F: Wie berechne ich die erforderliche Kriechstrecke für 1200-V-SiC? A: Orientieren Sie sich an IPC-2221B.

Für unbeschichtete äußere Leiter liegen typische Werte je nach Verschmutzungsgrad bei etwa 6 mm bis 10 mm.
Ein Schlitz beziehungsweise eine Fräsung zwischen Pads kann die wirksame Kriechstrecke vergrößern, ohne dass Bauteile weiter auseinandergerückt werden müssen.

F: Wie teste ich einen Prototyp einer SiC-Platine am besten? A: Beginnen Sie mit niedriger Spannung, zum Beispiel 50 V, und prüfen Sie zunächst die Gate-Signale.

Verwenden Sie ein Oszilloskop mit hoher Bandbreite von mehr als 500 MHz sowie Hochspannungs-Differentialtastköpfe.
Normale passive Tastköpfe belasten die Schaltung und liefern verfälschte Wellenformen.
Erhöhen Sie die Zwischenkreisspannung langsam und beobachten Sie dabei gezielt das Ringing.

Glossar der Schlüsselbegriffe

Begriff	Definition
SiC (Silicon Carbide)	Ein Halbleitermaterial mit großer Bandlücke, das höhere Spannung, höhere Temperatur und höhere Schaltfrequenz als Silizium ermöglicht.
Parasitäre Induktivität	Unerwünschte Induktivität, die in PCB-Leiterbahnen und Bauteilanschlüssen inhärent vorhanden ist und Stromänderungen entgegenwirkt.
dV/dt	Die zeitliche Änderung der Spannung. Hohes dV/dt bei SiC führt zu Störkopplung und EMI.
di/dt	Die zeitliche Änderung des Stroms. Hohes di/dt erzeugt an Induktivitäten Spannungsspitzen.
Kelvin-Anschluss	Eine Layouttechnik mit getrennten Kontaktpaaren für Stromführung und Spannungsmessung beziehungsweise Gate-Ansteuerung, um gegenseitige Beeinflussung zu vermeiden.
Miller-Effekt	Die Erhöhung der äquivalenten Eingangskapazität durch Verstärkung der Kapazität zwischen Ein- und Ausgangsanschlüssen ($C_{gd}$).
Schleifenfläche	Die physische Fläche, die vom Strompfad eingeschlossen wird. Größere Fläche bedeutet höhere Induktivität und damit schlechtere Performance.
Kriechstrecke	Der kürzeste Abstand zwischen zwei leitenden Teilen entlang der Oberfläche eines Isolierstoffs.
Luftstrecke	Der kürzeste Abstand zwischen zwei leitenden Teilen durch die Luft.
CTI (Comparative Tracking Index)	Ein Kennwert für das elektrische Tracking- beziehungsweise Durchschlagsverhalten eines Isoliermaterials.
Thermisches Via	Eine galvanisierte Bohrung, die gezielt Wärme von einer PCB-Lage in eine andere leitet und nicht nur elektrische Signale überträgt.
Kommutierungsschleife	Der Strompfad während des Übergangs vom leitenden Schalter zur leitenden Diode und umgekehrt.

Fazit

Ein SiC-Gleichrichter-Board-Layout auszulegen bedeutet, parasitäre Induktivität zu minimieren, hohe thermische Lasten zu beherrschen und gleichzeitig alle Hochspannungs-Sicherheitsregeln einzuhalten. Ob ein Leistungsmodul zuverlässig arbeitet oder ein Prototyp scheitert, entscheidet sich oft in den Details: an der Kompaktheit der Kommutierungsschleife, an der Symmetrie des Routings und an der Qualität des PCB-Substrats.

Wenn Sie die oben beschriebenen Spezifikationen und Schritte zur Fehlersuche konsequent umsetzen, können Sie das volle Potenzial der Silicon-Carbide-Technologie ausschöpfen. Sobald Ihr Layout in die Fertigung überführt werden soll, unterstützt Sie APTPCB dabei. Unsere Fertigung ist auf Heavy Copper, hohe Tg-Werte und enge Toleranzen moderner Leistungselektronik ausgelegt.

Senden Sie Ihre Gerber-Daten noch heute für eine umfassende DFM-Prüfung ein und stellen Sie sicher, dass Ihr SiC-Design auch in der Praxis überzeugt.