Hochlagen-Leiterplattenfertigung
Von 12-Lagen-HDI-Leiterplatten bis zu 64-Lagen-Backplanes für KI-Server und 5G-Infrastruktur — Präzisionslaminierung, fortschrittliche Via-Technologie und ±5% Impedanzkontrolle für unternehmenskritische Elektronik.
Schmerzpunkte, die wir lösen
Wenn die Lagenzahl über 16 steigt, nimmt die Komplexität exponentiell zu. Jede zusätzliche Lage führt zu engeren Toleranzen, mehr Prozessschritten und einem höheren kumulativen Fehlerrisiko.
Mehrere Laminierzyklen erfordern eine präzise Harzflusskontrolle. Ungenügende Druckgleichmäßigkeit oder falsche thermische Profile verursachen Mikrosdelaminationen und interne Hohlräume, die erst beim Reflow-Löten der Baugruppe sichtbar werden.
Eine einzige 25μm Fehlausrichtung führt zu einem kumulativen Fehler von über 100μm in 30+ Lagenstapeln — genug, um BGA-Verbindungen zu unterbrechen oder Kurzschlüsse zwischen benachbarten Lagen zu verursachen.
Durchkontaktierungen erzeugen nicht terminierte Stummel, die Reflexionen, Einfügedämpfung und Impedanzdiskontinuitäten verursachen — verheerend für serielle 25Gbps+-Verbindungen.
Tiefe Vias in dicken Leiterplatten (Verhältnisse über 10:1) leiden unter ungleichmäßiger Kupferabscheidung — dünne Beschichtung in der Zylindermitte führt zu Mikrorissen und Ausfällen durch thermische Zyklen.
Asymmetrische Kupferverteilung erzeugt innere Spannungen, die zu starkem Verzug führen. Gleichzeitig machen Schwankungen der Dielektrikumsdicke über Dutzende von Lagen hinweg die Impedanzkontrolle extrem schwierig – insbesondere bei Hybridmaterial-Lagenaufbauten.
Die zuverlässige Fertigung von Leiterplatten mit hoher Lagenzahl erfordert tiefgreifendes Prozesswissen, Materialbeherrschung und eine ingenieurzentrierte Kultur.
Jedes Projekt erhält einen engagierten Ingenieur, der Lagenaufbau, Impedanz und DFM-Herausforderungen überprüft. Ein direkter Engineering-Partner, keine Ticketnummer.
Dynamische, temperaturprofilierende Vakuumpressen mit Mehrzonensteuerung ermöglichen eine fehlerfreie Laminierung von 64-Lagen-Stapeln mit gemischten Dielektrikumsmaterialien.
CCD-optische Ausrichtung, Laser-Direktbelichtung und Röntgen-Zielbohrung erreichen eine Lagen-zu-Lagen-Registrierung von ≤15μm für dichte BGA-Ausbrüche.
Sofort verfügbarer Bestand an Megtron 6/7, Isola Tachyon, Rogers RF-Laminaten und hoch-Tg FR4 — keine Material-Lieferzeitverzögerungen.
Strenge In-Prozess-Kontrollen von der Innenlagen-AOI bis zur Mikroanalyse erkennen Fehler frühzeitig. Die Ausbeute bei Leiterplatten mit 20+ Lagen übertrifft die Benchmarks.
Prototypen bis zur Produktion auf derselben qualifizierten Linie mit identischen Prozessparametern. Keine Überraschungen bei der Re-Qualifizierung.
Modernste Fertigungstechniken, validiert in Tausenden komplexer Produktionslose.
Signalintegrität
Durchkontaktierungen in dicken Leiterplatten erzeugen ungenutzte Stubs unterhalb der Zielsignalschicht. Diese Stubs erzeugen Reflexionen, erhöhen die Einfügedämpfung und verschlechtern Augendiagramme. Rückbohren entfernt diese präzise.
Hochdichte Verbindungstechnologie
Für Fine-Pitch-BGAs unter 0,8 mm platziert VIPPO Vias direkt unter den Pads, füllt diese mit Spezialharz und plattiert sie flach mit Kupfer — wodurch die Leiterbahndichte maximiert wird.
Komplexe Architekturen
Mehrere kontrollierte Laminationszyklen erzeugen komplexe Architekturen mit lasergebohrten Microvias, wodurch die Leiterbahndichte um über 40 % gegenüber konventionellen Designs erhöht wird.
Materialexpertise
Stabile Dk/Df-Eigenschaften, Beständigkeit über mehrere Laminierungszyklen und bleifreie Reflow-Kompatibilität.
Für 25G/56G/112G serielle Links, KI-Beschleunigerplatinen und Switch-Fabrics von Rechenzentren.
Lagenaufbauten mit gemischten Dielektrika, die PTFE-basierte RF-Laminate mit FR4 für ausgewogene Leistung kombinieren.
High-Tg-Substrate widerstehen der Z-Achsen-Ausdehnung durch mehrere Reflow-Zyklen und raue Bedingungen.
Qualitätsprüfung
IPC Klasse 3 konformes Qualitätslabor validiert jede Leiterplatte vor dem Versand.
Die Querschnittsprüfung validiert Kupferdicke, Registrierung, dielektrische Integrität und entdeckt versteckte Hohlräume in Via-Hülsen.
Tektronix/Polar TDR-Ausrüstung überprüft, ob jedes Impedanznetz eine Toleranz von ±5% einhält, mit vollständiger Dokumentation.
Interconnect Stress Testing unterzieht Vias Hunderten von thermischen Zyklen, die jahrelangen Betrieb simulieren.
Hochauflösende optische Inspektion erkennt Leiterbahnfehler auf jeder Innenlage vor der Lamination.
Automatisierte Röntgenprüfung überprüft die Via-Registrierung und die Ausrichtung vergrabener Vias auf fertigen Leiterplatten.
Jede Leiterplatte durchläuft eine vollständige Prüfung der Netzlistenkonnektivität und Isolation — mit Flying-Probe oder adapterbasiert.
| Parameter | APTPCB Leistungsmerkmale |
|---|---|
| Maximale Lagenanzahl | Bis zu 64 Lagen |
| Maximale Leiterplattendicke | Bis zu 10.0mm |
| Impedanzkontrolle | ±5% (TDR-verifiziert) |
| Maximales Aspektverhältnis | 20:1 (Pulsgalvanisierung) |
| Minimale Leiterbahnbreite / Abstand | 2/2 mil (50/50 μm) |
| Minimaler mechanischer Bohrdurchmesser | 0.15mm (6mil) |
| Min. Laserbohrung | 0,075 mm (3 mil) |
| HDI-Strukturen | 3+N+3 bis zu beliebigen Lagen |
| Backdrilling-Toleranz | ±0,15 mm |
| Erweiterte Funktionen | VIPPO, Backdrilling, Blind-/Vergrabene Vias, Kantenmetallisierung, Cavity |
| Oberflächenveredelungen | ENIG, ENEPIG, OSP, Chemisch Zinn/Silber, Hartgold |
| Qualitätsstandards | IPC Klasse 3, IPC-6012, IATF 16949, ISO 9001 |
Bediente Branchen
Weltweit von Ingenieurteams geschätzt, um die anspruchsvollsten elektronischen Systeme zu betreiben.
Backplanes, GPU-Beschleunigermodule und Switch-Fabric mit 112G PAM4-Kanälen auf 32–64-lagigen Platinen.
Optische Transceiver, Core-Router und mmWave-Module mit hybriden Rogers/FR4-Lagenaufbauten.
Avionik, Phased-Array-Radar, Satellitenkommunikation, gefertigt nach IPC Class 3 und AS9100 Standards.
Bildgebungssysteme mit hoher Dichte, bei denen Miniaturisierung und Langzeit-Zuverlässigkeit entscheidend sind.
Bewegungssteuerungen, industrielle Vernetzung und Bildverarbeitungssysteme, die robuste Mehrlagenplatinen erfordern.
Supercomputer-Verbindungen, FPGA-Platinen und Testgeräte, die maximale Routing-Dichte erfordern.
End-to-End Support
Vorbereitung der Produktion
Erfahrene CAM-Ingenieure analysieren Ihre Gerber-Daten, optimieren Lagenaufbauten, berechnen Impedanzmodelle mittels Feldsolver-Simulation und empfehlen Materialalternativen — alles bevor die Produktion beginnt.
Produktion & Lieferung
Jede Leiterplatte wird mit vollständigen elektrischen Prüfberichten, Impedanzdaten und vollständiger Materialrückverfolgbarkeit geliefert. Mikroschliffbilder auf Anfrage. Eine 99,2%ige Erstdurchlaufquote bedeutet keine kostspieligen Neuanläufe.
Technischer Leitfaden
In der Leiterplattenindustrie werden Platinen mit 16 oder mehr leitenden Lagen als Leiterplatten mit hoher Lagenzahl klassifiziert. Fortschrittliche Anwendungen in der KI-Berechnung, Telekommunikationsinfrastruktur, Luft- und Raumfahrtavionik und Hochleistungsnetzwerken erfordern häufig 24, 32 oder sogar 64 Lagen, um den hohen Verdrahtungsanforderungen moderner Prozessoren, FPGAs und ASICs gerecht zu werden.
Der grundlegende Treiber ist die Verdrahtungsdichte. Moderne BGA-Gehäuse enthalten Tausende von Pins mit Rastermaßen unter 0,8 mm, die jeweils Signal-, Stromversorgungs- und Masseanschlüsse benötigen. Wenn ein Prozessor mehr als 2.000 Netze verdrahtet haben muss, ist der einzige Weg, dies innerhalb akzeptabler Abmessungen zu erreichen, das Hinzufügen von Verdrahtungslagen. Zusätzliche Lagen bieten auch dedizierte Masse- und Versorgungsebenen für Signalintegrität, EMI-Reduzierung und kontrollierte Impedanz.
Die Komplexität der Laminierung steigt mit der Lagenzahl dramatisch an. Jeder Zyklus verbindet Kerne und Prepreg unter kontrollierter Temperatur und Druck. Bei 64-Lagen-Platinen, die eine sequentielle Laminierung erfordern, durchlaufen die äußersten Lagen vier oder mehr Presszyklen — wobei jeder kumulative Spannungen einführt, die Maßabweichungen, Harzflussunregelmäßigkeiten und Delamination verursachen können.
Der Erfolg hängt davon ab, den Harzgehalt des Prepregs präzise an die Kupferdichte anzupassen, Temperaturanstiegsraten sorgfältig zu profilieren und Druckzonen zu kalibrieren, um eine gleichmäßige dielektrische Dicke über die gesamte Platte zu gewährleisten.
IPC-A-600 Klasse 3 erlaubt einen Registrierungsfehler von 50μm pro Lage, aber in Lagenstapeln mit 30+ Lagen summieren sich kleine Abweichungen zu einer Gesamtfehlregistrierung, die die Annular-Ring-Toleranzen überschreitet. Innenlagenkerne dehnen sich während der Lamination aus und ziehen sich zusammen, basierend auf Kupferdichte, Glasgewebeausrichtung und Feuchtigkeitsgehalt. Lösungen umfassen CCD-optische Ausrichtung, stiftlose Lamination und Röntgen-Zielbohren unter Bezugnahme auf interne Markierungen.
Komplexe Designs erfordern Durchkontaktierungen, Sacklöcher, vergrabene Vias und lasergebohrte Microvias. Eine 6,0mm-Platine mit 0,3mm-Löchern erzeugt ein Aspektverhältnis von 20:1, was eine gleichmäßige Kupferplattierung extrem schwierig macht. PPR-Pulsgalvanisierung fördert eine gleichmäßigere Abscheidung, aber eine porenfreie Plattierung bei extremen Verhältnissen bleibt anspruchsvoll.
Während des Reflow-Lötens bei 250°C+ führt die unterschiedliche Ausdehnung zwischen Kupfer (17 ppm/°C) und FR4 (60–70 ppm/°C Z-Achse) zu enormen Spannungen in den Durchkontaktierungszylindern — der Hauptursache für Risse in den Zylindern. Zur Minderung sind Substrate mit hohem Tg und niedrigem Z-Achsen-CTE, verstärktem Glasgewebe und gefüllten Durchkontaktierungsstrukturen erforderlich.
Das Grundprinzip ist die Symmetrie um die Mittelebene. Asymmetrische Lagenaufbauten erzeugen unausgewogene Spannungen, die zu Verbiegungen oder Verdrehungen führen. Der Kupferausgleich erfordert oft nicht-funktionale Füllmuster, um die Dichte über alle Lagen hinweg auszugleichen.
Jede Signallage muss eine benachbarte Masse- oder Versorgungsebene referenzieren. Differenzielle Paare für 112G PAM4-Verbindungen erfordern eine Impedanz von 85Ω oder 100Ω ±5%, was eine präzise Leiterbahnbreite, -abstand und Dielektrikumskontrolle erfordert.
Viele Designs kombinieren Megtron 6 für Hochgeschwindigkeitssignale mit Standard-FR4 für die Stromverteilung. Dies optimiert die Kosten, führt aber aufgrund unterschiedlicher CTE-Werte und Laminierungsanforderungen zu Komplexität. APTPCB verfügt über umfassende Erfahrung in der Qualifizierung von Hybrid-Lagenaufbauten über alle wichtigen Materialfamilien hinweg.
Die Überprüfung des fertigungsgerechten Designs ist unerlässlich. Probleme, die bei einer 4-Lagen-Platine tolerierbar sind, werden bei 32 oder 64 Lagen kritisch. Der DFM-Prozess von APTPCB umfasst die Machbarkeitsanalyse des Lagenaufbaus, Impedanzmodellierung, Überprüfung des Bohraspektverhältnisses, Analyse der Registrierungstoleranz, Bewertung der Kupferbalance und Materialbewertung.
Antworten auf Fragen, die wir am häufigsten von Hardware-Teams hören.
Hybrid-Lagenaufbauten führen zu einem CTE-Mismatch zwischen den Megtron-Lagen (CTE ~12 ppm/°C X/Y) und FR4 (CTE ~14–16 ppm/°C). Während mehrerer Laminierungszyklen erzeugt diese Differenz interne Spannungen an den Materialgrenzen, die zu Mikrode-Laminierung oder Impedanzdrift führen können. APTPCB mindert dies durch die Auswahl von Prepreg-Bonding-Lagen mit mittleren CTE-Eigenschaften, die Optimierung der Presszyklus-Anstiegsraten pro Materialzone und die Durchführung von thermischen Belastungstests nach der Laminierung (IST), um die Integrität der Schnittstelle vor dem Bohren zu überprüfen.
Sequentielle Laminierung ist typischerweise erforderlich, sobald Sie ~20 Lagen mit Blind-/Buried-Via-Strukturen überschreiten oder wenn HDI-Mikrovias benötigt werden. Jeder zusätzliche Laminierungs-Teilzyklus verringert Ihr Registrierungsbudget — APTPCB weist ≤15μm pro Lagenregistrierung zu, aber der kumulative Fehler über 3–4 sequentielle Pressvorgänge bedeutet, dass Ihr Annular-Ring-Design einen potenziellen Gesamtversatz von 60–80μm berücksichtigen muss. Wir empfehlen einen minimalen Annular Ring von 100μm (4mil) für sequentiell laminierte Platinen, und wir führen nach jedem Presszyklus eine Röntgenausrichtungsprüfung durch, um Abweichungen zu erkennen, bevor sie sich ausbreiten.
Bei 56G PAM4 (28 GHz Nyquist) beginnen Via-Stubs, die länger als ~10mil (~254μm) sind, messbare Resonanzen und eine Verschlechterung der Einfügedämpfung zu verursachen. Wenn Ihr Signal von einer äußeren Schicht zu einer inneren Schicht innerhalb des oberen Drittels des Lagenaufbaus wechselt, ist das Rückbohren (mit unserer Tiefentoleranz von ±150μm) in der Regel ausreichend und kostengünstiger. Wenn die Signalführung jedoch Übergänge zwischen mittleren Lagen erfordert oder die Leiterplatte eine Dicke von 5mm überschreitet, eliminieren Blindvias oder sequentielle Aufbauten Stubs vollständig und sind die bessere technische Wahl – wenn auch mit höheren Kosten und längeren Lieferzeiten verbunden. Wir empfehlen, Ihre Kanalsimulationsdaten bereitzustellen, damit unsere SI-Ingenieure Sie bezüglich des optimalen Ansatzes für Ihr spezifisches Dämpfungsbudget beraten können.
Risse in den Via-Wänden (Barrel Cracking) bei dicken Leiterplatten (typischerweise >4mm mit Aspektverhältnissen über 12:1) werden durch eine Z-Achsen-CTE-Fehlanpassung während des Reflow-Lötens verursacht. Drei umsetzbare Änderungen: Erstens, wechseln Sie zu einem Material mit hohem Tg und niedrigem CTE (z.B. Isola 370HR mit Tg 180°C und Z-CTE < 3.0% bei 260°C) anstelle von Standard-FR4. Zweitens, spezifizieren Sie Via-Fill (VIPPO) für kritische Durchkontaktierungen – der ausgehärtete Harzstopfen verstärkt die Via-Wand mechanisch gegen Ausdehnung. Drittens, arbeiten Sie mit Ihrem Bestückungspartner zusammen, um das Reflow-Profil zu optimieren – langsamere Anstiegsraten über 200°C reduzieren den Thermoschock bei Vias mit hohem Aspektverhältnis. APTPCB validiert die Via-Zuverlässigkeit mittels IST-Tests bis 500+ Zyklen vor dem Versand bei Leiterplatten mit Aspektverhältnissen über 15:1.
Die Dielektrikumsdicke bei sequentiell laminierten Leiterplatten wird durch die Kupferdichte (Harzverdrängung), den Harzgehalt des Prepregs und den Pressdruck beeinflusst. Wir gehen dies in drei Schritten an: Während der DFM-Überprüfung führen wir eine Feldsolver-Impedanzmodellierung unter Verwendung der tatsächlichen Dk-Werte des Materials bei Ihrer Betriebsfrequenz durch – nicht der nominalen Datenblattwerte. Anschließend passen wir die Leiterbahnbreiten pro Lage an, um vorhergesagte Dielektrikumsvariationen zu kompensieren (Innenlagen haben aufgrund der höheren Kupferdichte typischerweise ein dünneres Dielektrikum als Außenlagen). Schließlich enthält jede Produktionsnutzen TDR-Testcoupons für sowohl Single-Ended- als auch Differential-Impedanz, die gegen Ihre ±5% Toleranz verifiziert werden. Wenn ein Nutzen außerhalb der Spezifikation liegt, wird er abgelehnt – nicht versandt.
Für eine effiziente DFM-Überprüfung einer so komplexen Leiterplatte stellen Sie bitte Folgendes bereit: (1) Gerber-Dateien (RS-274X oder ODB++) mit Bohrerdateien und Netzlisten; (2) Ihren gewünschten Lagenaufbau mit Impedanzanforderungen (Single-Ended- und Differential-Ziele, Referenzlagen); (3) Materialpräferenzen oder -einschränkungen (z.B. „Megtron 6 für Signallagen, Standard-High-Tg für Power“); (4) alle Rückbohranforderungen mit den Ziellagen für Signale; (5) Ziel-Leiterplattendicke und -toleranz; (6) Anforderung an die Oberflächenveredelung. Unser CAM-Team erstellt innerhalb von 24 Stunden einen vollständigen DFM-Bericht, der eine Analyse der Passgenauigkeit, die Machbarkeit des Aspektverhältnisses, Impedanzsimulationsergebnisse und Empfehlungen zur Material-/Lagenaufbauoptimierung umfasst – alles bevor Sie sich zur Produktion verpflichten.
Für eine 24-Lagen-HDI-Leiterplatte mit Megtron 6 beträgt die Lieferzeit für Prototypen typischerweise 15–20 Arbeitstage ab Gerber-Freigabe, abhängig von der Komplexität des HDI-Aufbaus (Anzahl der sequentiellen Laminationszyklen) und ob Rückbohren oder VIPPO erforderlich ist. Die Mindestbestellmenge (MOQ) für Prototypen beträgt 5 Stück. Wenn Sie eine beschleunigte Lieferung benötigen, bieten wir eine Fast-Track-Option mit vorrangiger Planung in 10–12 Arbeitstagen an. Für Produktionsmengen (100+ Stück) beträgt die Lieferzeit typischerweise 20–25 Arbeitstage. Wir halten Megtron 6 Prepreg und Core auf Lager, um die 6–8 Wochen Materialbeschaffungsverzögerung zu vermeiden, die viele Wettbewerber betrifft.
Senden Sie Ihre Gerber-Dateien für ein detailliertes Angebot mit kostenloser DFM-Überprüfung – typischerweise innerhalb von 24 Stunden. Sicherer Upload · NDA verfügbar · Angebot in 24 Stunden · Kostenlose DFM-Überprüfung.
