01
Datenpaket abgleichen
Gerber X2 oder ODB++, NC-Drill- und Routdaten, Fertigungszeichnung, Netzliste, Stückzahl und Zieltermin werden auf Version, Einheit und Widersprüche geprüft.
High-Layer-Count-PCB · 12–32 Lagen
Hochlagige Leiterplatten mit prüfbarem Stack-up und Freigabeplan
APTPCB fertigt starre High-Layer-Count-PCBs im veröffentlichten Bereich von 12–32 Lagen. Vor der Freigabe prüfen wir Lagenaufbau, Material, Kupfer, Bohrbild, Via-Struktur, Impedanz, Panel und den geforderten Nachweisumfang als zusammenhängendes System.
12–32 Lagen
Veröffentlichter Arbeitsbereich
DFM vor Freigabe
Stack-up und Bohrbild gemeinsam prüfen
Prüfplan je Auftrag
Nachweise vor Bestellung festlegen
Sofortangebot anfordern
Direkte Antwort
Was bei High-Layer-Count-PCBs vor der Fertigung geklärt werden muss
Eine hohe Lagenzahl allein beschreibt noch keine fertigungssichere Leiterplatte. Entscheidend ist, ob Enddicke, Kupferverteilung, Materialsystem, Bohrdurchmesser, Via-Spans, Backdrill, Impedanz und Panelisierung als gemeinsamer Aufbau herstellbar und prüfbar sind.
Für APTPCB bezeichnet diese Seite starre Multilayer-Projekte von 12–32 Lagen. Dieser Bereich ist kein Versprechen für jede frei kombinierte Geometrie. Ein belastbares Angebot entsteht erst, wenn das vollständige Fertigungspaket geprüft und ein Stack-up, ein Bohrbild sowie ein Prüfplan freigegeben wurden.
Beschaffungs- und Engineering-Matrix
Freigabematrix für hochlagige Leiterplatten
Die Tabelle verbindet jede technische Entscheidung mit den benötigten RFQ-Daten, dem Fertigungsrisiko und dem Nachweis, der vor Serienfreigabe vereinbart werden sollte.
| Entscheidung | Benötigte RFQ-Daten | Fertigungsrisiko | Freigabenachweis |
|---|---|---|---|
| Lagenzahl und Funktionslagen | Lagenplan, Signal-/Power-/Ground-Funktion, Enddicke und freigegebene Stack-up-Version | Kumulative Registrierung, Harzfluss und symmetrischer Aufbau | Freigegebener Stack-up und Fertigungszeichnung |
| Material und Kupferaufbau | Materialfamilie, Dk/Df-Prüfmethode, Kupfergewichte, Folienprofil und Temperaturanforderung | Laminationsfenster, Ätzkompensation, CTE und Materialverfügbarkeit | Bestätigte Konstruktion und Materialnachweis nach Auftrag |
| PTH und mechanische Bohrungen | NC-Drill, Fertigloch, Padstack, Kupferanforderung und zulässiger Ausbruch | Aspektverhältnis, Bohrversatz, Lochwand und Ringbreite | Freigegebene Bohrtabelle; Schliffbild nur wenn vereinbart |
| Blind-, Buried- und Microvias | Via-Spans, Stack- oder Stagger-Konzept, Füllung, Planarisierung und Build-Sequenz | Zusätzliche Laminationszyklen und gekoppelte Prozessgrenzen | Freigegebene Build-Sequenz und Akzeptanzkriterien |
| Kontrollierte Impedanz | Netze, Zielwerte, Toleranzen, Referenzlagen, Coupon- und Berichtsvorgabe | Abhängigkeit von Dielektrikum, Kupfer, Ätzkompensation und Pressdicke | Bestätigte Geometrie; TDR-Bericht nach Prüfplan |
| Backdrill und Press-fit | Bohrseite, Zieltiefe oder Reststub, betroffene Netze, Steckerzeichnung und Toleranzen | Abstand zur aktiven Lage, Tiefenfreigabe und mechanische Schnittstelle | Backdrill-Karte und vereinbarte Mess- oder Schliffbildmethode |
| Panel und Mechanik | Kontur, Nutzenzeichnung, Dicke, Fräsung, Einpresstoleranzen und Verzugsvorgabe | Handhabung dicker Panels, Materialausnutzung und Maßkette | Freigegebene Panelzeichnung und Maßprüfplan |
| Prüfung und Lieferdokumente | Anwendbare Spezifikation, Leistungsklasse, Losdefinition, Stichprobe und Berichtsumfang | Nicht definierte Prüfungen erzeugen Lücken oder unvergleichbare Angebote | Prüfplan, CoC und vereinbarte Messberichte |
12–32 Lagen ist der veröffentlichte Arbeitsbereich. Die konkrete Kombination aus Material, Kupfer, Enddicke, Via-Struktur, Impedanz, Panel und Nachweisen wird erst nach DFM verbindlich bestätigt.
Sechs Freigabeschritte
Vom Datensatz zum prüfbaren Fertigungsauftrag
Jeder Gate schließt eine andere Unsicherheit. Preis und Lieferzeit werden erst belastbar, wenn die technisch relevanten Gates geklärt sind.
02
Stack-up und Material freigeben
Lagenfunktion, Enddicke, Kupferverteilung, Materialfamilie, Pressaufbau und symmetrische Konstruktion werden als ein gemeinsamer Build bestätigt.
03
Via- und Bohrstrategie prüfen
PTH, Blind-, Buried- und Microvias, Füllung, Backdrill sowie Press-fit-Anforderungen werden gegen Dicke, Padstack und Build-Sequenz bewertet.
04
Impedanz und Coupons definieren
Zielwerte, Toleranzen, Referenzlagen und Leitergeometrie werden abgestimmt. Coupons und TDR-Berichte gehören nur dann zum Lieferumfang, wenn sie im Prüfplan stehen.
05
Akzeptanz und Nachweise festlegen
Elektrischer Test, AOI, Schliffbild, Materialnachweis, Losdaten, CoC und weitere Berichte werden mit Stichprobe und Annahmegrenze eindeutig beschrieben.
06
Preis, Termin und Änderungskontrolle
Das Angebot nennt bestätigte Konstruktion, Annahmen, Ausschlüsse, Nachweise und Terminbasis. Änderungen an Stack-up, Material oder Bohrbild lösen eine erneute Freigabe aus.
Architekturentscheidung
Wann eine höhere Lagenzahl technisch sinnvoll sein kann
Mehr Lagen sind nur dann sinnvoll, wenn sie ein konkretes Routing-, Referenz-, Stromversorgungs- oder Schnittstellenproblem lösen. Die Systemleistung bleibt Aufgabe der vollständigen Produktvalidierung.
Routing-Dichte
High-Pin-Count-Bauteile
Zusätzliche Signal- und Referenzlagen können das Escape-Routing dichter BGAs erleichtern. Vor der Lagenfreigabe sollten Via-Strategie, Return Paths und verfügbare Leitergeometrien gemeinsam bewertet werden.
Backplane und Midplane
Viele Steckverbinder und lange Kanäle
Backplanes können mehrere Signalgruppen, Power-Planes und mechanische Schnittstellen benötigen. Press-fit, Backdrill, Impedanz und Reststub werden netz- und steckerbezogen spezifiziert.
Power Integrity
Getrennte Versorgungsdomänen
Zusätzliche Power- und Ground-Lagen können Verteilung und Rückstromführung strukturieren. Kupfergewicht, Plane-Abstände, thermische Last und Entkopplung müssen im Gesamtsystem geprüft werden.
Mixed Signal und RF
Definierte Referenzen und Zonen
Getrennte Lagen können empfindliche analoge, digitale und HF-Netze besser organisieren. Materialwahl und Zonenaufteilung ersetzen jedoch keine SI-, PI-, EMV- oder RF-Validierung.
ATE und Load Boards
Viele Testkanäle auf engem Raum
Testadapter können hohe Netz- und Steckerdichte verlangen. Entscheidend sind austauschbare Datensätze, Bohr- und Padstack-Regeln, Impedanzvorgaben und ein dokumentierter Prüfplan.
HDI-Abwägung
Mehr Lagen oder dichtere Via-Struktur
Eine zusätzliche Lage, Blind-/Buried-Vias oder Microvias verändern Kosten und Prozessrisiko unterschiedlich. Die günstigste belastbare Architektur ergibt sich aus Routingbedarf, Enddicke, Material und Stückzahl.
Technische Entscheidungsgrundlage
Vier Punkte, die Kosten und Fertigungsrisiko bestimmen
Hochlagige Leiterplatten werden nicht durch einen einzelnen Maximalwert beherrscht. Die folgenden Entscheidungen wirken direkt auf Konstruktion, Prüfaufwand, Preis und Termin.
1. Lagenzahl gegen HDI-Komplexität abwägen
Mehr Signal- oder Referenzlagen können Routing entspannen, erhöhen aber Materialeinsatz, Pressaufwand und Registrierungsanforderungen. Blind-, Buried- oder Microvias können Flächen gewinnen, führen jedoch zu einer eigenen Build-Sequenz. Deshalb sollten beide Wege vor dem Layout-Freeze verglichen werden.
2. Material und Stack-up als freigegebene Konstruktion behandeln
Ein Materialname allein definiert keine elektrische oder mechanische Leistung. Für die Freigabe werden Materialfamilie, Datenblattmethode, Glasgewebe, Harzgehalt, Kupferprofil, Endkupfer, Dielektrika, Enddicke und Verfügbarkeit gemeinsam betrachtet. IPC-2221C liefert allgemeine Designgrundlagen; die konkrete Konstruktion bleibt projektbezogen.
3. Via, Backdrill und Impedanz mit Messmethode verbinden
Bohrdurchmesser, Leiterplattendicke, Padstack, Kupferanforderung und Via-Spans bestimmen die Herstellbarkeit. Backdrill benötigt eine definierte Seite, Zieltiefe oder Reststub und zulässige Abstände. IPC-2141A dient als Designleitfaden für kontrollierte Impedanz; Zielwert, Toleranz, Coupon und Bericht werden im Auftrag festgelegt.
4. Standards nicht mit automatischer Produktfreigabe verwechseln
IPC-6012F beschreibt Qualifikations- und Leistungsanforderungen für starre Leiterplatten; IPC-2226A behandelt HDI-Design. Welche Klasse, Zusatzanforderungen, Stichproben und Berichte gelten, muss in Zeichnung und Einkaufsdokumenten stehen. Bare-Board-Nachweise ersetzen keine Funktions-, SI-, PI-, EMV-, Umwelt- oder Zulassungsprüfung des Endprodukts.
Fragen vor der Anfrage
FAQ zu High-Layer-Count-PCBs
Was bedeutet „High-Layer-Count-PCB“?
Der Begriff hat keine einheitliche branchenweite Schwelle. Auf dieser Seite bezeichnet er starre Multilayer-Projekte im veröffentlichten Bereich von 12–32 Lagen, bei denen Stack-up, Material, Bohrbild und Prüfplan gemeinsam freigegeben werden müssen.
Können Sie jede Kombination bis 32 Lagen fertigen?
Nein. 12–32 Lagen ist ein veröffentlichter Arbeitsbereich, kein pauschales Versprechen für jede Kombination. Enddicke, Kupfer, Material, Via-Struktur, Impedanz, Panel und Prüfanforderungen werden anhand des vollständigen Datensatzes im DFM bestätigt.
Welche Daten benötigen Sie für ein belastbares Angebot?
Gerber X2 oder ODB++, NC-Drill- und Routdaten, Fertigungszeichnung, Stack-up oder Funktionslagenplan, Enddicke, Kupferaufbau, Materialvorgaben, Impedanz- und Backdrill-Tabelle, Stückzahl, Zieltermin und gewünschte Nachweise.
Wann ist Backdrilling sinnvoll?
Backdrilling wird projektbezogen bewertet, wenn ungenutzte PTH-Stubs die vereinbarte Signalintegrität beeinträchtigen können. Benötigt werden Startseite, Zieltiefe oder Reststub, betroffene Netze, Bohrdurchmesser, zulässige Abstände und eine definierte Prüf- beziehungsweise Nachweismethode.
Wie wird kontrollierte Impedanz freigegeben?
Der Auftraggeber nennt Zielwert, Toleranz, Netze, Referenzlagen und Prüfanforderung. APTPCB bestätigt nach Stack-up- und Geometrieprüfung die herstellbare Ausführung; TDR-Coupons und Messberichte sind nur Bestandteil der Lieferung, wenn sie im Prüfplan vereinbart sind.
Sind HDI und sequenzielle Lamination automatisch enthalten?
Nein. Blind-, Buried- und Microvia-Strukturen werden als eigene Build-Sequenz geprüft. Via-Spans, Stack- oder Stagger-Konzept, Füllung, Kupferaufbau und Akzeptanzkriterien müssen vor Preis- und Terminfreigabe feststehen.
Welche Prüf- und Qualitätsnachweise sind verfügbar?
Elektrischer Test, AOI, Schliffbild, Impedanzmessung, Material- und Losnachweise oder CoC können je nach Bestellung vorgesehen werden. Der Lieferumfang richtet sich nach Zeichnung, Einkaufsdokumenten, vereinbartem Prüfplan und anwendbarer Spezifikation.
Wie wird die Lieferzeit bestimmt?
Die Lieferzeit wird erst nach Prüfung von Datenvollständigkeit, Materialverfügbarkeit, Laminations- und Bohrfolge, Panelisierung, Prüfplan, Menge und gewünschtem Versandziel bestätigt. Ein fester Standardtermin ohne diese Angaben wäre nicht belastbar.
Ein gemeinsamer Freigabestand
Klare Übergaben zwischen Entwicklung, Einkauf, Qualität und Produktion
Ein vollständiger Datensatz reduziert Rückfragen und macht Angebot, Freigabe und spätere Änderungen nachvollziehbar.
Entwicklung
Architektur und elektrische Ziele
Lagenfunktion, Return Paths, Material, Impedanz, Via-Spans und Backdrill werden vor dem Layout-Freeze mit der Fertigungsrealität abgeglichen.
Einkauf
Vergleichbare RFQ-Basis
Menge, Zieltermin, Lieferort, Materialalternativen, Prüfungen und Dokumente werden in allen Angeboten auf derselben Basis angefragt.
Qualität
Akzeptanz vor Bestellung
Spezifikation, Klasse, Stichprobe, Prüfmethoden, Annahmegrenzen und Berichte werden im Prüfplan festgelegt, bevor die Fertigung startet.
Produktion
Version und Änderungskontrolle
Freigegebener Stack-up, Bohrtabelle, Panel und Zeichnung erhalten einen eindeutigen Revisionsstand; Änderungen werden erneut technisch und kaufmännisch bewertet.
High-Layer-Count-PCB für DFM und Angebot einreichen
Senden Sie Fertigungsdaten, Lagenplan, Enddicke, Kupfer, Materialvorgaben, Impedanz- und Backdrill-Tabelle, Stückzahl, Zieltermin sowie den gewünschten Prüf- und Dokumentationsumfang.