Inhalt
- Kernaussagen
- Definition und Umfang
- Regeln und Spezifikationen
- Implementierungsschritte
- Troubleshooting
- Lieferanten-Checkliste
- Glossar
- 6 zentrale Regeln
- FAQ
- Angebot / DFM-Review anfordern
- Fazit
In der Hardware-Welt mit hohen Risiken ist das Thema haeufige PCB-Fertigungsfehler und wie man sie vermeidet nicht nur ein Suchbegriff, sondern oft der Unterschied zwischen erfolgreichem Produktstart und teurem Rueckruf. Fertigungsfehler sind physische Abweichungen, die waehrend Fertigung oder Bestueckung entstehen. Ein Teil stammt aus Prozessschwankungen, die Mehrzahl geht jedoch auf Layoutdaten zurueck, die Toleranzen ohne ausreichende Sicherheitsreserven bis an die Grenze treiben.
Als Senior CAM Engineer bei APTPCB sehe ich Woche fuer Woche dieselben Muster: Acid Traps, die Opens verursachen, zu kleine Annular Rings mit Breakout und unausgewogene Kupferverteilung, die Verzug erzeugt. Dieser Leitfaden schliesst die Luecke zwischen CAD und Fertigungslinie und liefert umsetzbare Regeln, damit Ihre Designs gegen diese Fehler robuster werden.
Kurzantwort
Wer haeufige PCB-Fertigungsfehler und wie man sie vermeidet beherrschen will, muss strenge DFM-Grenzen einhalten. Die wichtigsten Parameter sind:
- Annular Ring: mindestens 0,15 mm fuer Standard-Vias.
- Risiko: zu schmale Ringe fuehren zu Breakout.
- Verifikation: CAM-Simulation gegen IPC Class 2 oder 3.
- Trace/Space: fuer Standard-1oz-Kupfer mindestens 0,1 mm / 0,1 mm.
- Risiko: kleinere Abstaende erhoehen Kurzschluss- und Acid-Trap-Gefahr.
- Verifikation: DRC auf reale Fertigungsfaehigkeit abstimmen.
- Aspect Ratio: unter 8:1 halten.
- Risiko: hohe Werte verursachen Plating Voids.
- Verifikation: kleinste Via gegen Gesamtstapelhoehe pruefen.
- Solder-Mask-Dam: mindestens 0,1 mm zwischen Pads.
- Risiko: fehlende Dams erzeugen Solder Bridges.
- Verifikation: Solder-Mask-Lage im Gerber-Viewer kontrollieren.
- Kupferbalance: Kupferflaechen ueber Lagen und X/Y moeglichst gleichmaessig verteilen.
- Risiko: ungleiche Dichte fuehrt zu Bow & Twist.
- Verifikation: leere Bereiche mit Thieving oder Kupferflaechen ausgleichen.
Kernaussagen
- Fruehes DFM ist billiger: Ein Fehler im Prototyp kostet nur einen Bruchteil eines Fehlers in Serie.
- Physik bestimmt die Toleranz: Bohrer wandern, Aetzmittel untergreift und Materialien dehnen sich aus.
- Materialwahl zaehlt: Nicht passende CTE-Werte zwischen den Lagen sind eine Hauptursache fuer Delamination und Via-Risse.
- Klare Daten sind Pflicht: Mehrdeutige Gerber-Daten verursachen Fertigungsstopps und Fehler.
Definition und Umfang
Um haeufige PCB-Fertigungsfehler und wie man sie vermeidet zu verstehen, muss man Designfehler und Fertigungsfehler trennen. Ein Fertigungsfehler liegt vor, wenn die reale Leiterplatte wegen Prozessgrenzen die IPC-Anforderungen oder die Designabsicht nicht erfuellt.
Die wichtigsten Fehlerbereiche sind:
- Fertigung: Acid Traps, Over-Etch, Plating Voids und Breakout.
- Laminierung: Delamination, Blistering und Measling durch Feuchte oder thermische Belastung.
- Bestueckung: Solder Bridging, Tombstoning und schlechtes Benetzen.
Bei APTPCB betonen wir, dass Vermeidung gemeinsame Verantwortung ist. Der Entwickler muss ein robustes Layout liefern, und der Hersteller braucht enge Prozesskontrolle. PCB Quality Systems mit AOI koennen Oberflaechenfehler finden, aber kein Layout retten, das chemische Saeure in spitzen Winkeln einschliesst.
Technischer Hebel → praktischer Effekt
| Hebel / Spezifikation | Praktischer Effekt |
|---|---|
| Spitze Trace-Geometrie | Winkel unter 90° schliessen Aetzchemie ein. Effekt: Open Circuits. |
| Drill Aspect Ratio ueber 10:1 | Plating-Chemie fliesst schlecht. Effekt: Plating Voids / intermittierende Verbindungen. |
| Solder-Mask-Dam unter 3 mil | Mask haftet nicht sauber. Effekt: Solder Bridges / Kurzschluesse. |
| Unausgewogene Kupferverteilung | Ungleiche Waermemasse fuehrt zu Verzug. Effekt: Bow & Twist / Bestueckungsfehler. |
Regeln und Spezifikationen
| Regel | Empfohlener Wert | Warum wichtig | Wie pruefen |
|---|---|---|---|
| Min. Annular Ring | 0,15 mm | Kompensiert Drill Deflection und Lagenversatz. | CAM-Simulation / IPC-6012 Check |
| Min. Trace/Space | 0,1 mm / 0,1 mm | Verhindert Shorts und Opens. | DRC im CAD |
| Solder-Mask-Expansion | 0,05 mm - 0,075 mm | Verhindert, dass Mask auf das Pad laeuft. | Gerber-Overlay |
| Drill-to-Copper | 0,2 mm | Verhindert Treffer auf benachbarte Innenlagenstrukturen. | Netlist / DFM |
| Thermal Relief | 4-Spoke | Reduziert Waermeableitung in Planes und verhindert Cold Joints. | Sichtkontrolle der Plane-Lagen |
Implementierungsschritte
Ein fehlerarmer Ablauf braucht mehr als Checklisten. DFM Guidelines muessen in jeden Schritt integriert werden.
Implementierungsprozess
Schritt-fuer-Schritt-Leitfaden
Lagenaufbau und Impedanzvorgaben vor dem Routing definieren und Material sowie Dielektrika mit dem Hersteller abstimmen.
Die konkreten Fertigungsgrenzen des Herstellers im CAD eintragen und nicht mit Standardwerten arbeiten.
Gerber exportieren und mit externem Viewer oder DFM-Tool auf Acid Traps, Slivers und Mask-Bridges pruefen.
Kleine Vorserie bestellen und einen FAI-Report mit Abmessungen und Microsection-Daten anfordern.
Troubleshooting
Selbst mit guter Praxis koennen Fehler auftreten. Typische Defekte bei AOI Inspection oder im E-Test lassen sich so einordnen:
1. Acid Traps
- Symptom: Traces wirken an scharfen Ecken angefressen oder unterbrochen.
- Ursache: Spitze Winkel halten Aetzchemie fest.
- Loesung: Nur 45°- oder 90°-Fuehrung verwenden und Teardrops an Pad-Uebergaengen einsetzen.
2. Plating Voids
- Symptom: Vias fallen im Durchgangstest aus oder werden unter Temperatur instabil.
- Ursache: Luftblasen, mangelhafte Reinigung oder zu hohes Aspect Ratio.
- Loesung: Aspect Ratio reduzieren und saubere Desmear-Prozesse sicherstellen. Siehe PCB Drilling.
3. Solder-Mask-Slivers
- Symptom: Schmale Maskestreifen loesen sich und verunreinigen Pads.
- Ursache: Zu schmale Maskenstege zwischen Pads.
- Loesung: Unter 3 mil besser gang relief nutzen statt einen extrem duennen Steg zu drucken.
4. Black Pad bei ENIG
- Symptom: Loetstellen brechen leicht, Nickel darunter ist dunkel korrodiert.
- Ursache: Hyperkorrosion des Nickels waehrend des Goldprozesses.
- Loesung: Goldbadchemie streng kontrollieren oder auf andere PCB Surface Finishes wechseln.
Lieferanten-Checkliste
- Fuehren Sie AOI auf allen Innenlagen durch?
- Wie lautet Ihr minimaler Annular Ring fuer Class 2 und Class 3?
- Machen Sie bei jeder Charge Microsection-Analysen?
- Welches maximale Aspect Ratio erlauben Sie fuer mechanische Bohrungen?
- Pruefen Sie in CAM gezielt auf Acid Traps?
- Koennen Sie TDR-Reports fuer Impedanzkontrolle liefern?
- Welche Bow-&-Twist-Toleranz garantieren Sie?
Glossar
Annular Ring: Kupferring um ein Bohrloch; verbindet Via und Leiterbahn.
Aspect Ratio: Verhaeltnis von Leiterplattendicke zu Lochdurchmesser.
Acid Trap: Geometrie, meist spitzer Winkel, die Aetzmittel einschliesst.
Bow and Twist: Abweichung der Leiterplatte von der Ebenheit.
Delamination: Trennung von PCB-Lagen durch Waerme, Feuchte oder Prozessfehler.
6 zentrale Regeln
| Regel | Warum wichtig | Zielwert / Aktion |
|---|---|---|
| Min. Annular Ring | Bohrer wandern, zu wenig Ring fuehrt zu Breakout. | ≥ 6 mil |
| Trace/Space | Verhindert Shorts und Opens. | ≥ 4 mil |
| Solder-Mask-Dam | Verhindert Solder Bridging bei Fine Pitch. | ≥ 4 mil |
| Drill Aspect Ratio | Ermoeglicht zuverlaessige Metallisierung. | ≤ 8:1 |
| Kupferbalance | Verhindert Bow & Twist beim Reflow. | Gleichmaessige Verteilung |
| Spitze Winkel vermeiden | Verhindert Acid Traps. | Keine Winkel unter 90° |
FAQ
Q: Was ist die haeufigste Ursache fuer Delamination?
A: Meist ist Feuchtigkeit im Material die Hauptursache. Beim Reflow dehnt sie sich aus und trennt Schichten. Auch schlechte Haftung durch falsche Harzauswahl oder Verunreinigung kann Delamination ausloesen.
Q: Wie verhindere ich Tombstoning?
A: Symmetrische Pad-Geometrien und Thermal-Relief-Verbindungen auf grossen Kupferflaechen helfen, ungleiches Benetzen zu vermeiden.
Q: Warum ist Drill Wander fuer DFM so kritisch?
A: Mechanische Bohrer sind flexibel und weichen im FR4 aus. Ohne ausreichenden Annular Ring fuehrt das direkt zu Breakout.
Q: Kann ich 90°-Trace-Ecken verwenden?
A: 45° sind vorzuziehen, aber 90° sind fuer langsame Signale meist akzeptabel, solange die Leiterbahn breit genug ist.
Q: Was ist der Unterschied zwischen Short und Open?
A: Ein Short ist eine ungewollte Verbindung; ein Open ist eine unterbrochene Sollverbindung. Beides sind kritische Defekte.
Q: Wie beeinflusst Kupfergewicht Fertigungsfehler?
A: Schwereres Kupfer braucht laengere Aetzzeit, erhoeht den Undercut und verlangt groessere Trace-Abstaende.
Angebot / DFM-Review anfordern
Wollen Sie Ihr Design fehlerfrei in Produktion bringen? Bei APTPCB fuehren unsere CAM-Ingenieure fuer jede Datei vor Fertigungsstart ein umfassendes DFM-Review durch.
Zum Start bitte vorbereiten:
- Gerber Files: RS-274X oder X2, alle Lagen.
- Drill File: Excellon mit Werkzeugliste.
- Stackup-Diagramm: Lagenfolge, Kupfergewicht und Dielektrikumsdicken.
- ReadMe-Datei: Besondere Anforderungen wie Impedanzkontrolle oder Gold Fingers.
Fazit
Das Beherrschen von haeufigen PCB-Fertigungsfehlern und wie man sie vermeidet bedeutet, die Physik des Prozesses zu respektieren. Robuste Annular Rings, gute Kupferbalance und eingehaltene Aspect-Ratio-Grenzen verwandeln ein risikoreiches Layout in ein Produkt mit hohem Yield. Qualitaet wird nicht in die Leiterplatte hineingeprueft, sondern hineinkonstruiert.
Signiert, das Engineering-Team von APTPCB