Eine vierlagige Leiterplatte hat normalerweise vier Kupferlagen, nicht insgesamt vier Materiallagen. Isoliermaterial trennt das Kupfer; die fertige Platine kann außerdem Lötstoppmaske, aufgedruckte Beschriftungen und eine Oberflächenbeschichtung aufweisen. Diese physikalischen Materialien sind wichtig, zählen aber nicht als zusätzliche Kupferlagen.
Eine Leiterplattendatei kann noch mehr „Lagen“ enthalten: Kupferdaten, Lötstoppmaskenöffnungen, Pastenaperturen, Leiterplattenkonturen und weitere Anweisungen. Manche beschreiben Materialien, die auf der Platine verbleiben; andere geben einem Fertigungs- oder Montagepartner die Verarbeitung vor.
Eine grundlegende Einführung in die Platine selbst finden Sie unter Was ist eine Leiterplatte?. Bei der Bestellung einer Mehrlagenplatine ist die Unterscheidung wichtig, denn eine korrekte Lagenanzahl sagt allein nicht aus, welche Datei zu welcher Position gehört, welche Funktion die einzelnen Kupferlagen haben oder wie sie verbunden sind.
Kupferlagenzahl und physischer Aufbau
Kupferlagen tragen die elektrischen Merkmale der Platine: Leiterbahnen, Bauteilpads, Flächen und andere Kupferbereiche. Eine Lage kann Signale führen, als Massefläche oder Spannungsverteilung dienen oder eine Kombination dieser Funktionen enthalten. Die Anzahl bezeichnet die verschiedenen Kupferebenen in der Platine, nicht die Zahl der Netze oder einzelnen Kupferformen.
Die Isolation zwischen den Kupferlagen besteht aus Dielektrikum. Ein starrer Leiterplattenaufbau kann Folgendes enthalten:
- Kern: ausgehärtetes Isoliermaterial, üblicherweise mit auf einer oder beiden Seiten aufgebrachter Kupferfolie.
- Prepreg: teilweise ausgehärtetes harzverstärktes Material, das beim Mehrlagenlaminieren Lagen miteinander verbinden kann.
- Kupferfolie und galvanisch abgeschiedenes Kupfer: leitfähiges Material, das zur Bildung der Schaltung strukturiert wird.
- Lötstoppmaske und Legende: Beschichtungen, die, sofern vorgesehen, auf die Leiterplattenoberfläche aufgebracht werden.
Ein üblicher starrer Aufbau mit zwei Kupferlagen kann mit einem kupferkaschierten Kern beginnen: Kupfer auf beiden Seiten des isolierenden Kerns. Er benötigt nicht zwangsläufig eine separate Prepreg-Lage zwischen jeder Folie und dem Kern. Mehrlagenaufbauten können Prepreg verwenden, um Kerne und weitere Lagen miteinander zu verbinden. Die tatsächliche Materialanordnung hängt vom vereinbarten Lagenaufbau und Fertigungsprozess ab.
Ebenso besteht eine Platine mit vier Kupferlagen aus mehr als vier physikalischen Materialbereichen. „Vierlagig“ ist eine praktische Kurzform für die Kupferlagenzahl, aber keine vollständige Aufbauspezifikation.
Konzeptgrafik, nicht maßstabsgetreu und keine Spezifikation für eine konkrete Platine. Die englischen SVG-Beschriftungen erläutern den Querschnitt: „Top solder mask“ bezeichnet die obere Lötstoppmaske, „Surface coating“ die Oberflächenbeschichtung, „L1 copper“ bis „L4 copper“ die vier Kupferlagen und „Insulating material“ das Isoliermaterial dazwischen. Die unteren Beschriftungen erklären, dass Maske, Legende und Designdateien keine zusätzlichen Kupferlagen sind, die Legende eine separate Markierung ist und Maskenöffnungen nicht dargestellt sind. Kupferlagenzahl, Isoliermaterial und Designdaten beschreiben unterschiedliche Dinge.
Hypothetisches Beispiel für vier Kupferlagen
Angenommen, eine starre Platine hat vier Kupferlagen, von oben nach unten nummeriert:
| Kupfer-ID | Hypothetische Funktion | Noch zu bestätigen |
|---|---|---|
| L1 | Signale und Bauteilpads auf der Oberseite | Verbindungen, Kupfermerkmale und Referenzanforderungen des konkreten Designs |
| L2 | Massefläche | Durchgängigkeit der Fläche, Abstände und die damit verbundenen Netze |
| L3 | Spannungsverteilung, Signalführung oder beides | Tatsächliche Netzzuweisungen und ob das Kupfer bei Bedarf eine geeignete Referenz bereitstellt |
| L4 | Signale und Bauteilpads auf der Unterseite | Verbindungen, Leiterbahnführung und Referenzanforderungen des konkreten Designs |
Dies ist ein frei erfundenes Referenzbeispiel und kein allgemeines Rezept für einen Lagenaufbau. Eine andere vierlagige Platine kann diese Funktionen anders verteilen. Bezeichnungen im Design, ihre physische Reihenfolge und die vorgesehenen Verbindungen müssen für die konkrete Platine bestätigt werden.
Ein vierlagiger Aufbau kann mehr Platz für Leiterbahnen und Möglichkeiten bieten, Referenzkupfer nahe an Signallagen zu platzieren, als ein zweilagiger Aufbau. Er beweist für sich allein weder akzeptable elektromagnetische Störungen noch Signalintegrität oder Impedanz. Diese Ergebnisse hängen unter anderem von Geometrie, Dielektrikumseigenschaften, Rückstrompfaden, Unterbrechungen und fertigem Aufbau ab. Eine nahegelegene Fläche ist nur dann hilfreich, wenn sie den vorgesehenen Rückstrompfad unterstützt.
Für Arbeiten mit kontrollierter Impedanz geben Sie die relevanten Leiterbahnen, Sollwerte und Toleranzen zusammen mit einem vereinbarten Lagenaufbau an; leiten Sie keine Garantie aus „vierlagig“ ab. Der Artikel Leiterplatten-Lagenaufbau behandelt die Konstruktionsentscheidungen ausführlicher.
Wie Vias mit den Lagen zusammenhängen
Ein durchkontaktiertes Via kann durch die gesamte Platine verlaufen. Das Durchqueren einer Kupferlage ist jedoch nicht dasselbe wie eine elektrische Verbindung mit ihr. Für jede Lage legt das Design fest, ob das Via mit einem Pad oder einer Kupferfläche verbunden oder durch einen Freistellungsabstand isoliert ist.
Im hypothetischen Beispiel könnte ein Via ein Signal auf L1 mit einem Signal auf L4 verbinden, während es zu L2 und L3 freigestellt bleibt. Ein anderes Via könnte, sofern im Design vorgesehen, Massekupfer verbinden. Prüfen Sie das tatsächliche Netz und die Lagengeometrie, statt anzunehmen, dass jedes Via alle vier Lagen verbindet.
Blind- und vergrabene Vias beginnen und enden auf unterschiedlichen Lagen. Werden sie im Design verwendet, geben Sie ihre Endlagen und Anforderungen ausdrücklich an; vier Kupferlagen bedeuten nicht automatisch, dass solche Vias vorhanden oder vereinbart sind.
Lötstoppmaske, Legende und Paste: unterschiedliche Aufgaben
Lötstoppmaske ist eine echte Beschichtung, die üblicherweise auf die äußeren Oberflächen der Platine aufgebracht wird. Ihre Öffnungen legen ausgewählte Kupfermerkmale, etwa Pads, für nachfolgende Verarbeitung und Montage frei. Freiliegendes Kupfer kann eine festgelegte Oberflächenbeschichtung erhalten; eine Öffnung ist nicht als Anweisung zu verstehen, blankes Kupfer zu belassen.
Die Maske ersetzt keine Kupferzeichnung. Eine Maskenöffnung kennzeichnet, wo die Beschichtung fehlen soll; die Kupferdaten definieren das leitfähige Merkmal. Eine unbeabsichtigte Öffnung kann Kupfer freilegen, das bedeckt bleiben sollte, während eine fehlende Öffnung ein zum Löten vorgesehenes Pad abdecken kann. Weitere Informationen finden Sie unter Was ist Lötstoppmaske?.
Die Legende, oft als Siebdruck bezeichnet, ist ebenfalls eine physische Markierung, sofern sie aufgebracht wird. Sie kann Referenzbezeichnungen, Polaritätskennzeichen oder andere Identifikationen enthalten. Sie ist keine elektrische Kupferlage. Überschneidet sich eine Markierung mit einem Pad oder einer Öffnung, klären Sie die gewünschte Ausführung vor der Freigabe, statt sich darauf zu verlassen, dass etwas entfernt wird.
Eine Pastenlage beschreibt im Allgemeinen Aperturinformationen für eine Lotpastenschablone. Sie ist hauptsächlich eine Montageausgabe und keine dauerhafte Lage der unbestückten Leiterplatte. Bei der Montage wird Paste durch Schablonenöffnungen aufgetragen und aufgeschmolzen; die Pastendaten selbst sind keine in die Leiterplatte einlaminierte Beschichtung. Für eine Platinenseite ohne relevante Anforderungen an oberflächenmontierte Bauteile ist möglicherweise keine Pastendatei erforderlich; dies sollte dem Montagepartner jedoch klar mitgeteilt werden.
Auch die Dokumentation Pcbnew Layers von KiCad unterscheidet Kupfer, Maske, Paste, Legende und weitere Zwecke von Designebenen.
Jede Datei dem richtigen Empfänger zuordnen
Die folgende Tabelle ist eine beispielhafte Übergabeübersicht für die hypothetische vierlagige Platine oben. Die Dateinamen sind Beschreibungsbeispiele und keine vorgeschriebene Namenskonvention. Stimmen Sie die tatsächlichen Namen und Formate mit jedem Empfänger ab.
| Ausgabe oder Information | Zweck in diesem Beispiel | Empfänger und Prüfbedingung |
|---|---|---|
| L1 top copper | Pads und Signalkupfer auf der Oberseite | Leiterplattenhersteller; bestätigen, dass es die erste Kupferlage ist und der Ansicht von oben entspricht. |
| L2 copper | Massekupfer | Leiterplattenhersteller; Lagenposition, Netzzuweisung und Via-Freistellungen bestätigen. |
| L3 copper | Spannungs- und/oder Signalkupfer | Leiterplattenhersteller; tatsächliche Funktion angeben und Verwechslung mit L2 ausschließen. |
| L4 bottom copper | Pads und Signalkupfer auf der Unterseite | Leiterplattenhersteller; Lagenposition und Ausrichtung gegenüber den anderen Dateien bestätigen. |
| Top and bottom mask | Bereiche, in denen die Lötstoppmaske geöffnet werden soll | Leiterplattenhersteller; richtige Platinenseite und vorgesehene freiliegende Merkmale prüfen. |
| Top and bottom legend | Bauteilkennzeichnung und andere Aufdrucke | Leiterplattenhersteller; Seiten ohne Legende kennzeichnen und Konflikte mit Öffnungen prüfen. |
| Top and/or bottom paste | Vorgeschlagene Aperturdaten für die Schablone | Montage- oder Schablonenlieferant; relevante Seiten angeben und Aperturanforderungen prüfen. Dies ist keine zusätzliche Kupferlage. |
| Board outline | Fertiger Umriss und relevante gefräste Merkmale | Leiterplattenhersteller; Kontur eindeutig festlegen und von anderen mechanischen Linien unterscheiden. |
| Drill and slot information | Bohrpositionen und geltende Bohrungsarten | Leiterplattenhersteller; Anforderungen an metallisierte und nicht metallisierte Bohrungen sowie besondere Via-Endlagen angeben. |
| Stackup and fabrication drawing | Kupferreihenfolge, Aufbauanforderungen und ergänzende Hinweise | Leiterplattenhersteller; mit den Daten und Anforderungen an kontrollierte Impedanz abgleichen. |
Die Tabelle ersetzt kein vollständiges Fertigungs- oder Montagepaket. Der Umriss legt beispielsweise die Form fest, während Bohrtoleranzen, Fertigdicke, Oberflächenbeschichtung und weitere Anforderungen separat spezifiziert werden müssen. Der Artikel Grundlagen der Fertigungszeichnung bietet einen Ausgangspunkt für diese Übergabe.
Was ein Querschnitt zeigen kann – und was nicht
Mikroschliff eines Coupon-Durchgangslochs von NASA/GSFC, Charles E. Powers, 2009. Die ursprünglichen Pfeile markieren fehlende Ringflächen. Es ist kein Maßstab angegeben; dieses Bild belegt weder die Gesamtzahl der Leiterplattenlagen noch einen Abnahmestatus oder Arbeiten von APTPCB. Bildnachweis und Quellenangabe.
Ein Mikroschliff zeigt einen Schnitt durch einen bestimmten Bereich einer Platine oder eines Coupons. Er kann Prüfern helfen, die an dieser Stelle sichtbaren Merkmale zu untersuchen, ist aber kein allgemeines Diagramm zur Lagenzahl. Insbesondere sollte das Fehlen eines sichtbaren Merkmals an einer Schnittstelle nicht dazu verwendet werden, die gesamte Platine zu rekonstruieren oder ohne die geltenden Design- und Prüfkriterien über die Abnahme zu entscheiden.
Beispiel: ein vertauschtes oder falsch benanntes Lagenpaket
Erfundenes Prüfszenario: Ein Käufer erhält ein vierlagiges Datenpaket mit Dateien namens L1-top, L2-ground, L3-power und L4-bottom. Die Zeichnung nennt ebenfalls vier Kupferlagen, doch bei einer Prüfung scheint die Datei L1-top das Muster zu enthalten, das auf der Unterseite erwartet wird.
Lösen Sie den Konflikt nicht, indem Sie dem Dateinamen, der Anzeigefarbe oder einem einzelnen Screenshot vertrauen. Farben und Anzeigeweisen sind nicht einheitlich; eine Ansicht von der Unterseite kann je nach Darstellung anders erscheinen.
Eine praktische Prüfung umfasst:
- Freigabe anhalten und Referenzansicht festlegen. Fragen Sie den Designer, welche Seite als Oberseite gilt und wie die Daten betrachtet werden sollen. Spiegeln Sie eine Datei nicht allein deshalb, weil sie in einem Viewer umgekehrt aussieht.
- Markante Merkmale in den Ausgaben vergleichen. Prüfen Sie einen eindeutigen Steckverbinder, ein kodiertes Merkmal oder ein Bauteilpadmuster anhand der vorgesehenen Kupfer-, Masken-, Legenden- und Montageinformationen für Ober- und Unterseite. Kontrollieren Sie die Ausrichtung zu Umriss und Bohrpositionen.
- Reihenfolge der Innenlagen gesondert prüfen. Eine korrekt identifizierte Datei der Oberseite beweist nicht, dass L2 und L3 in der richtigen Reihenfolge stehen. Vergleichen Sie Lagenliste und Lagenaufbau mit dem tatsächlichen Kupferinhalt und den vorgesehenen Netzen.
- Elektrische Folgen klären. Scheint eine Innenlage falsch bezeichnet, prüfen Sie Via-Verbindungen und Freistellungen anhand der Designabsicht. Das bloße Vertauschen zweier Dateinamen kann falsche Verbindungen erzeugen oder die vorgesehene Referenzanordnung ungültig machen.
- Korrigiertes Paket ausgeben. Lassen Sie den Designverantwortlichen die maßgeblichen Dateien und die Lagenreihenfolge festlegen, die widersprüchliche Ausgabe oder Dokumentation überarbeiten und allen Empfängern die neue Revision mitteilen. Ersetzen oder kennzeichnen Sie das frühere Paket eindeutig als überholt.
Kann der Designer nicht feststellen, welche Ausgabe maßgeblich ist, halten Sie an und bitten Sie vor der Fertigung um Klärung. Eine Platine kann die richtige Anzahl an Kupferlagen haben und trotzdem falsch sein, weil Daten, Reihenfolge oder Verbindungen falsch übermittelt wurden.
Vor der Fertigungsanfrage
Für eine effiziente Prüfung durch APTPCB geben Sie die Kupferlagenzahl an und übermitteln die Dateien zusammen mit einer Lagenübersicht, Anforderungen an den Lagenaufbau und Fertigungshinweisen. Nennen Sie Merkmale, die eine besondere Abstimmung erfordern, etwa kontrollierte Impedanz oder nicht durchgehende Vias. Kennzeichnen Sie für die Montage Pasten- und andere Montageausgaben sowie deren vorgesehene Empfänger separat.
Ist das Paket fertig, verwenden Sie die Angebotsanfrage. Sind Lagenzuordnung oder Anforderungen unklar, kontaktieren Sie APTPCB, bevor Sie die Dateien als freigegeben behandeln.
Öffentliche Quellen
- KiCad, Pcbnew Layers.
- NASA, Präsentation zur Leiterplattenfertigung, Eintrag im NASA Technical Reports Server 20190001381.
- NASA/GSFC, Coupon-Inspektionsbild von Charles E. Powers, 2009, Eintrag im NASA Technical Reports Server 20090027819; siehe oben den verlinkten Bildnachweis und Quellennachweis.